Truthtable1

요점: SOP로 구현하면 간단하다.

verilog code:

module top_module( 
    input x3,
    input x2,
    input x1,  // three inputs
    output f   // one output
);

    assign f = !x1 & x2 & !x3 | x1 & x2 & !x3 | x1 & !x2 & x3 | x1 & x2 & x3 ;
endmodule

SOP를 작성할 때 따로 괄호가 없어도 됨.

result: