sequential logic은 현재의 input 이외의 과거 상태 및 현재 상태 값들을 고려하여 출력이 결정된다. 고로 memory device와 time device를 필요로 한다
일정시간에 맞춰 반복되는 주기적인 펄스(Pulse)를 발생 시켜 computer등에서 time정보를 제공
Clock
computer나 circuit의 동작 pace를 가르킴. 단위를 보통 Hz로 표기되며 초당 몇번의 pulse signal이 반복되는지로 빠르기를 나타낸다.
computer나 circuit을 구성하고 있는 여러 device들은 propagation delay등의 특성이 다들 다르기 때문에 clock에 맞춰서 정상적인 동작이 이루어지도록 동기화(synchronization) 되는 경우가 대부분이다.
Gate를 조합 하여 1bit의 정보를 기억 하는 (걸어두는) 역할을 하는 회로를 의미
1bit의 정보를 기억하는 flip-flop과의 대표적인 차이점은 clock signal에 대해 high (or low) 레벨에서 기억이 이루어지는지 (latch) 아니면 rising (or falling) edge에서 기억이 이루어지는지이다.
Memory는 일정기간 동안 입력값이 변할 경우, 어느 값이 기억될지가 알기 어려운 경우가 많기 때문에 한 순간의 값을 기억하는게 유리 한 경우가 믾기 때문에 Latch보다는 flip-flop이 보다 많이 이용 된다.
Nor게이트로 만든 SR latch는 다음과 같다

S와 R이 1,1일때 오류값을 가진다

Nand게이트로 만든 SR latch는 다음과 같다

S와 R이 0,0일때 오류값을 가진다

D latch는 S와 R대신 D와 D'를 사용하여 설계된다. 그렇기에 Inverter가 추가된다.
Nor게이트로 만든 D latch는 다음과 같다

D의입력값에 따라 2가지의 결과가 발생한다

Nand게이트로 만든 D latch는 다음과 같다

또한 D의입력값에 따라 2가지의 결과가 발생한다

특정 시점의 1bit의 정보를 기억하는 memory device
S,R 입력에 따라 이전값을 참고하여 Q,Q'두 값을 출력한다


D입력에 따라 이전값을 참고하여 Q,Q'두 값을 출력한다


설계할때 latch를 사용해서 설계된다
Counter는 일정한 순서로 state(상태)가 반복하여 변화하는 일종의 Register이다.
Asynchronous Counter는 각 F/F에서 다른 clock을 사용하는게 특징이다.


Q1: Clk의 Falling edge일 때 Toggle.
Q2: Q1의 Falling edge일 때 Toggle.
Q4: Q2의 Falling edge일 때 Toggle
synchronous Counter는 F/F의 Clock input이 모두 같고 Input을 통해 Store or toggle값이 출력된다


Q1: 조건 없이, Rising edge마다 Toggle
Q2: Q1이 0일 때, Toggle.
Q4: Q2, Q1이 0일 때, Toggle.
Q8: Q4, Q2, Q1이 0일 때, Toggle.
1bit를 기억할 수 있는 Filp-flop 들을 여러 개를 묶어서, 여러 bits를 기억 하도록 만들어진 device.

Multiplexer을 활용한 store기능을 수행 할 수있는 Universal shift Register