TSV (Through Silicon Via)

Source#1 - https://www.youtube.com/watch?v=rHuzRaAvlMQ
Source#2 - https://m.blog.naver.com/kore2758_/221031345529

전북 테크노파크에서 2016년 발간된 연구자료 曰

"실제 고속 전자체품의 전체 전기신호 지연의 50% 이상이 칩과 칩 사이에서 발생하는 패키징 지연에 의해 발생하고, 향후 시스템의 크기가 클수록 전기신호 지연이 더 증가할 것으로 예상되고 있으므로 반도체 패키징 기술이 중요하게 인식되고 있으며, 반도체 전 공정의 기술 도약과 함께 패키징 산업도 동반 성장할 수 있어야 한다."

전기 신호를 잘 전달해줌과 동시에 많은 전기적 신호에도 재료의 특성을 잃지 않는 신뢰성있는 재료가 필수적이다. 현재까지 패키징에 가장 많이 사용되는 방식은 Au를 이용한 'wire' 방식. 그러나 점점 더 작아지는 반도체 크기에 비해 상대적으로 wire 방식이 요구하는 면적이 증가하고 있기 때문에 같은 면적에서 속도를 높이기 위해서는 위로 쌓는 방법밖에 없다. 칩을 적층하고 수직으로 연결하기 위해 사용하는 기술이 TSV다.

Via를 뚫고 Cu같은 높은 전도성 물질을 상감법(Damascene)을 이용해서 채워넣고 CMP로 갈아버린다. TSV를 사용하면 interconnection(접합 길이)이 짧아진다. 저항 R은 길이에 비례하기 때문에 TSV는 wire 방식보다 전기전도성이 우수하고 전력도 적게 소모하며 열방출도 우수하고 공간도 적게 차지한다.

왜 삼성전자를 비롯한 많은 회사가 패키징 기술에 집착하는걸까? 바로 반도체 front-end 공정에서 기술발전의 한계가 나타나고 있기 때문이다. 10nm를 넘어 7nm, 이젠 5nm를 바라보는 지금, 수십조원을 투자해서 피치를 더 줄여서 얻는 이득보다 back-end에서의 패키징의 성능을 높임으로써 얻는 이득이 더 커졌다. 삼성의 작년 7월 12층 TLV 적층 기술 개발은 이러한 공정 개발 트렌드를 보여주는 증거다.

Warpage

Source#1 - https://amkorinstory.com/1489

패키징 (Packaging)

• 전원을 공급하고 분배한다.
• 열을 방출함과 동시에 칩과 메모리를 보호하는 데 사용한다.

반도체 칩이 점점 작아지면서 그 패키징도 점점 얇아지고 있다. 패키징이 1mm 이하로 얇아지면서 패키지에 변형이 일어나는데 이를 'Warpage'라고 한다. Warpage가 크면 클수록 solder 접합부가 보드에 붙지않는 'non-wetting' 현상으로 open(개방) 불량이 생기거나, 인접한 solder ball까지 녹아 붙으면서 short(단락) 불량이 생기곤 한다. 또한 실장 시에는 나타나지 않더라도 사용 환경에서 고온과 저온을 반복해서 겪다보면 아래로 불룩('Smile face')하거나 위로 볼록('Cry face')한 모양의 warpage가 나타나서 solder 접합부 파손을 유발해서 device가 정상적으로 작동하지 못하게 한다.