[4주차 : Flip-Flop 및 Register 이해]
1. 다음 회로의 동작 확인
- Synchronous D flip-flop with Asynchronous Reset
- Synchronous D flip-flop with Synchronous Reset
- Synchronous D flip-flop with Asynchronous Reset
- 비동기적 리셋을 가지는 동기 D-플립플롭
- Reset 신호가 활성화되면, 클럭 신호에 상관없이 즉시 출력이 Reset 된다.
- Synchronous D flip-flop with Synchronous Reset
- 동기적 리셋을 가지는 동기 D-플립플롭
- Reset 신호가 활성화 되어도, 클럭 엣지가 활성화되지 않았다면 출력에는 변화가 없다.(리셋 X)
1) Synchronous D flip-flop with Asynchronous Reset
| 1. 논리 다이어그램 |
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| 2. 시뮬레이션 결과 |
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2) Synchronous D flip-flop with Synchronous Reset
| 1. 논리 다이어그램 |
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| 2. 시뮬레이션 결과 |
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| ○ CLK: Period(80), Offset(80) |
2. 다음 회로의 동작 확인
| 1. 2x1 MUX 심볼 생성 |
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| ○ 논리 다이어그램 (F=AS'+BS) |
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| ○ 생성된 2x1 MUX 심볼 |
| 2. 회로 설계 |
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| 3. 시뮬레이션 결과 |
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| ○ 리셋(RST)이 활성화되어 있을때는 항상 0 |
| ● 리셋이 비활성화되고 Ce가 활성화된 클럭 상승에서 Din의 값이 Qout으로 전달 |
| ○ Ce가 비활성화되면, Qout은 이전 상태를 유지 |
| ● CLK: Period(40), Offset(0) |
3. 다음 회로의 동작 확인
| 1. 논리 다이어그램 설계 |
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| 2. 시뮬레이션 결과 |
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| ○ CLK: Period(40), Offset(40) |
| ● Din 절반: Period(20), Offset(10) |
4. 다음 회로의 동작 확인
○ 입력: Ce, [3:0]Din, CLK, RST
● 출력: [3:0]Dout
○ Ce가 0이면 현재값을 유지, Ce가 1이면 [3:0]Din의 값으로 초기화되는 4Bit Register
| 1. 논리 다이어그램 설계 |
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| 2. 시뮬레이션 결과 |
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| ○ CLK: Period(20), Offset(0) |
5. 다음 회로의 동작 확인
○ 입력: Ce, [3:0]Din, CLK, RST
● 출력: [3:0]A, [3:0]B
○ Ce가 0이면 현재값(Dout)을 유지, Ce가 1이면 [3:0]Din의 값이 Shift되는 4Bit Register
● B는 첫번째 레지스터의 출력 값 (중간값)
○ A는 두번째 레지스터의 출력 값 (Shift Register의 결과값)
| 1. 4번 실습의 4Bit Register를 심볼로 생성 |
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| 2. 논리 다이어그램 설계 |
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| ○ 4Bit Register 심볼을 활용하여 설계 |
| 3. 시뮬레이션 결과 |
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