SystemVerilog

Interface는 신호를 하나의 블록으로 캡슐화하는 방법입니다. 관련된 모든 신호를 그룹화하여 인터페이스 블록을 형성함으로써 동일한 인터페이스를 다른 프로젝트에서도 재사용할 수 있습니다. 또한, DUT(설계 대상) 및 기타 검증 컴포넌트와의 연결이 더 쉬워집니다.