Verilog HDL에서 시뮬레이션의 중단과 종료 테스크

$stop

사용법 : $stop;

시뮬레이션을 하는 동안 중단을 하는 테스크이다.
$stop 테스크는 상호 작용 모드의 시뮬레이션에서 사용된다.
이 때 상호작용 모드를 통해서 디버그를 할 수 있다.
보통 시뮬레이션 중단을 원하거나 신호의 값을 조사하고자 할 때 사용한다.

$finish

사용법 : $finish;

시뮬레이션을 끝내기 위해 사용한다.

예시 코드

// 단위 시간 100에 시뮬레이션을 중단하고 결과를 조사.
// 단위 시간 1000에 시뮬레이션을 끝냄.
initial // 시간은 0
begin
	clock = 0;
  reset = 1;
  #100 $stop;    // 단위 시간 100에 시뮬레이션을 중단.
  #900 $finish;  // 단위 시간 1000에 시뮬레이션을 종료.
end

정리
$stop : 시뮬레이션 중단
$finish : 시뮬레이션 종료