동일 항을 추가하여 논리식의 간소화
X+X=X를 이용
NAND 게이트를 사용한 SOP의 구현
- AND → invert → NAND
- invert → OR → NAND
NAND = OR of inverted inputs
두 입력을 먼저 각각 Inverter(버블)로 뒤집은 다음, OR 게이트에 넣은 결과
= NAND 게이트의 결과
OR with bubble = AND of inverted inputs
두 입력을 먼저 Inverter로 뒤집고, 그 결과를 AND 게이트에 넣음
= OR 게이트 뒤집은 것
NAND 게이트만 사용해 SOP 형태의 논리식을 구현
NOR 게이트를 사용한 POS의 구현
7 Segment display
- 1 (켜기)
- 0 (끄기)
진리표로부터 각 세그먼트의 켜짐/꺼짐 조건을 정의
Verilog HDL (Hardware Description Laguage)
하드웨어 기술 언어로, 논리 게이트나 플립플롭, 시스템 반도체(SoC), 마이크로프로세서 설계까지 다양한 디지털 회로·시스템을 표현하기 위해 개발
- 검증, 설계, 문서화 용도로 사용
- 트랜지스터, 논리 게이트(gate-level), 레지스터 전송(RTL), 행동(behavioral) 레벨 등의 디지털 하드웨어의 설계/검증 가능
- IEEE 표준
- 상향식(bottom-up)/하향식(top-down) 설계 모두 가능
- EDA(전자설계자동화) 툴에서 합성, 검증 지원
Verilog HDL의 역사
1983년
Gateway Design Automation 에서
하드웨어 기술 언어인 HiLo와 C 언어의 특징을 결합해 Verilog HDL 개발 시작
1991년
Cadence Design Systems가
Open Verilog International(OVI) 조직을 구성하여
Verilog HDL을 공개
1993년
IEEE Working Group 구성
Verilog 표준화 작업 진행
1995년 12월
IEEE Std. 1364-1995 로 Verilog HDL 공식 표준화
2001년
IEEE Std. 1364-2001 로 Verilog HDL 개정
이후
Verilog HDL의 확장형태인 SystemVerilog 개발 및 채택
Verilog HDL의 특징
하드웨어 기술 언어 (HDL)
디지털 하드웨어의 기능과 타이밍을 기술하기 위한 언어
특정 반도체 제조공정이나 회로 합성／시뮬레이션용 EDA 소프트웨어에 종속적이지 않음
트랜지스터, 논리 게이트에서부터 시스템 수준까지
여러 수준의 표현을 혼합해서 사용 가능
- RTL(Register Transfer Level) 모델링
디지털 회로／시스템의 상세 설계에 사용
회로 합성 툴에 의해 게이트 수준 회로로 변환됨 - 게이트／스위치 수준 모델링
게이트 수준 시뮬레이션, 정적／동적 타이밍 분석,
테스트 용이성 분석, 고장 모델 시뮬레이션 등에 활용
C 프로그래밍 언어와 유사성
C 언어와 유사, 복잡한 회로도 비교적 간결하게 표현 가능
표준화 및 EDA 지원
IEEE 표준 HDL
주요 EDA 툴에서 회로 합성과 시뮬레이션을 지원
