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Simple Wire Wire assign 구문을 배우는 단순한 문제이다. 그냥 wiring 같지만 Verilog의 데이터 플로우는 단방향이라서, 우변의 신호가 좌변에 드라이브되므로 반대로 적어서는 안 된다. C++의 참조자하고 비슷할지도? Four wires Wi

Updated at 25-04-11Vector0벡터의 사용법을 알려주는 문제이다. C언어의 배열과 대충 비슷한데, 선언시 wire \[2:0] w와 같이 길이가 이름 앞에 온다는 특징이 있으며, 길이가 그대로 오는게 아닌 MSB와 LSB 번호가 온다. 인덱스 접근은 C

Last update: 2025-04-12Module주어진 모듈 mod_a를 instantiation 하는 문제이다. 위 답안은 By position 연결이고, 아래 답안은 By name 연결이다. by name은 C++의 클래스 멤버 초기화 리스트하고 유사하다.Mod

Last update: 25-04-12Alwaysblock1always @(\*) 구문을 보여주는 예제이다.Combinational: always @(\*)Clocked: always @(posedge clk)Combinational always 블록은 assign 구

Last update: 25-04-12Conditional앞 문제에서 ? : 구문을 안 쓰던 이유가 있었다. 이제 나온다.? : 구문을 이용한 T-FF 구현.tri-state buffer의 구현. 중첩을 통한 3-to-1 mux의 구현.Reduction&, |, ^는

기말고사 범위는 매우 간단한 회로가 다수 포함되어 있어 돌아볼 만한 문제만 작성했다.Mux256to1vConcatenation으로 해결할 수도 있지만, indexed vector part select로 해결할 수도 있다. +=는 LSB에서 MSB 방향으로, -=는 MS

Exams/ece241 2014 q1cA signed overflow occurs when adding two positive numbers produces a negative result, or adding two negative numbers produces a p

SyncrhonousAsynchronousExams/ece241 2014 q4두 번째 구현의 경우 첫 클럭 이전 reset state에서 q와 qb가 complementary가 되지 않아서 오답이라고 한다...장난까나Edgedetect뭔가 되게 고생했었는데 생각보다 간

Countslowenable이 있는 카운터의 경우, 오버플로우 초기화 조건에 enable을 반드시 넣어줘야 한다!!Exams/ece241 2014 q7a성공한 코드주어진 4비트 카운터를 사용해 1부터 12까지 세는 회로다. 12일 때 load 신호를 줘 1을 로드하는

Lfsr5shift register에서 중간에 XOR 게이트를 끼워넣은 놈을 Linear Feedback Shift Regitser라고 부른다.All zero의 경우 움직이지 않으므로 제외하고, 최대 $2^n -1$개의 상태를 가진다.LFSR은 대충 난수생성용인거 같다

Rule90진리표를 보고 할 수도 있긴 한데 설명 보면 xor이라서 좌우를 xor했다.양 끝단의 경우 0과 xor해야 하기 때문에 길이 514의 wire를 별도로 선언하여 구현했다.Rule110이쪽은 별다른 수가 없어 카르노 맵을 그려 구현했다.Conwaylife이걸