Vivado
1.Vivado Block Design Flow
Create Block DesignIP Block 추가하기Custom Block 드래그로 추가하기우클릭으로 Port 추가하기Validation CheckTop Module(Wrapper) 생성
2024년 4월 25일
2.Vitis로 Processing System Programming
이전 과정PS Vivado에 올리고 'Run Block Automation'PS MIO ConfigurationPS Clock ConfigurationMIO External Port 생성이후 과정Generate Bitstream 이후 bitstream 포함한 XSA 파
2024년 4월 25일
3.AXI로 PL 제어하기
HW 이전 과정 AXI GPIO 생성 Run Connection Automation에서 AXI만 연결 Create Port [이후 과정](https://velog.io/@tony0613/Vitis%EB%A1%9C-Processin
2024년 4월 25일
4.Custom AXI-Lite Peripheral
Create Slave AXI Peripheraltestbench 같이 생성testbench 구경해석하기AXI Custom 하기 - Edit in IP PackagerAXI Custom 하기Customize 한 AXI 저장 - Merge changes from File
2024년 4월 25일
5.AXI-Lite Verilog code 해석
input wire \[C_S_AXI_ADDR_WIDTH-1 : 0] S_AXI_AWADDR : 마스터에 의해 발행되고 슬레이브에 의해 수락되는 쓰기 주소를 나타냅니다.input wire \[2 : 0] S_AXI_AWPROT : 트랜잭션의 권한 및 보안 수준을 나타내
2024년 4월 25일
6.Vivado 2022.2 설치
Vivado ML 2022.2 rhel 8.5에 설치
2024년 7월 9일