RTL log
1.RTL log #1 : Half Adder 설계부터 검증까지 — iverilog 실습
이번 포스팅에서는 가장 기초적인 Half Adder를 통해 RTL 설계의 기본기와 실무형 검증 워크플로우를 정리해 보겠습니다.
2026년 2월 23일
2.RTL log #2 : 64-bit adder — Vivado 실습
이번 글에서는 Vivado에서 64-bit Binary Adder(RCA) RTL 프로젝트를 합성(Synthesis)하는 과정을 정리했습니다.
2026년 2월 25일
3.RTL log #3 : Vivado IP 사용하기 - Clocking Wizard, Block Memory Generator, ILA
이번 글에서는 Zybo Z7-20 보드에서 자주 사용하게 되는 `Clocking Wizard`, `Block Memory Generator`, `ILA` IP를 정리해보겠습니다.
2026년 4월 4일
4.RTL log #4 : Oasys RTL synthesis 워크플로우 정리
이번 글에서는 Verilog RTL을 Oasys로 합성하는 과정을 정리해보겠습니다. Oasys는 Verilog RTL을 standard-cell 기반의 gate-level netlist로 바꾸는 합성 도구입니다. 즉, 우리가 작성한 RTL 코드를 특정 공정 라이브러리
2026년 6월 11일