i-12
netlist
And input(A)
outout(B)
백앤드
i-11
data setup
design planning 어디에 어떻게 설계 할지 칩 모양 그리기 (공정회사에서 정해줌)
ㄴ자 모양 , 네모 모양 , 800mm X 900mm 등의 크기도 정해줌
placement : ip를 제외한 회로를 배치하는게 placement
clk
route : clk을 제외한 나머지를 배치해주는 것
data setup
1-5
logic library file : cell의 타이밍 정보가 담겨있음
constraint file : input delay, output delay, critical clk, cell latency
gate-level netlist : 특정 칩이 어느 칩에 연결되어 있는지에 대한 정보 (프론트 엔드 결과물)
db file : saed 32 (공정) hvt
1-5의 그림에서 필요한 파일들은 공정회사에서 받아오는 것
백엔드 과정에서 만드는 것은 하나도 없음..
오른쪽
physical lib : cell의 생김새, cell의 물리적인 모양이 들어감
tech lib : cell들을 배치하고 아무데나 할 수 없으므로, cell을 모을 판의 정보
판의 이름, 저항 값, 캐패시턴스 (tech file 1-18 참고 , 공정회사에서 정한 규칙이 들어감)
RC module file (TLU+) : net를 그릴건데 ic값 계산을 위한 파일
cell들이 기능에 맞게 이어져 있어야함. (위로 쌓기)
위로 net를 이어주는 것
6가지 파일이 준비 단계
2-6
floor file을 마치면, cell의 규격, 포트 위치, ip의 위치
placement : power와 공간 분석해서 stard cell을 배치
CTS: 포트에서 net이 들어와서 이어지는데, 그 net을 만들어준다.
7-4 clk net 배치
9-4 clk 제외한 나머지를 배치
여기서부터 영상
목차
주의해야할점, 공정 특이사항 확인하고
design setup
design 합성
eco:
1. checklist 확인
ex) 60도에서 돌려야하는게 있으면 0.8V - 10
corner : 외부 환경요소
mode : 예를 들어, 저전력 모드, 고성능 모드 같은 느낌
ICC2 책에서 Stanbymode,,, 등
input boundary buffer, CDM buffer 유무
NDR : 크로스톡(거리가 가까워서 생기는 문제점) 이 일어나지 않게 방패? 같은 걸 배치함 (clk shield )
width : net사이의 거리를 얼마나 할건지
Floorplan : cell의 각도까지 고려해서
공정 특이사항 확인
엑셀파일로 와서 백엔드 진행하는 동안 거의 완벽하게 수행해야함.
1.1 공정 특이사항
ttc8300 공정에서는 tap cell이 존재하지 않는다.
1.2 well edge
공정 특이사항의 규격은 반드시 물어보고 시작해야 함!!
2. Design setup
2.1 tcl 설정
최적화 차례
PI 담당자한테 물어보고 레퍼런스를 가져와서 수정해서 사용하는 것이 좋음.
2.2 NDM prepatation
3.Design 합성
3.3.2 power plan
power plan
모든 cell들이 레이어드를 왔다갔다 하면서 이어져 있음.
setup을 다했으니 다음 과정을 실시한다는게 목표
setup한 자료를 레퍼런드스를 통해 불러오겠다.
3.2 floor plan
diw_width $die_height : 칩의 크기 설정
macro placement : ip들은 크고 cell도 복잡해서 잘 고려해서 배치해라 정도
3.3 power plan
cell을 잘 배치한다. 9층에서 1층까지 전력을 넣어줘야 함. 파워 전력을 어떻게 넣을 것인가
CTS, signal net를 빼서 연결을 하겠다. 근데 전략 라인이 방해하고 있음
place, CTS, route는 tool이 알아서 해줌. 기준만 정해주면 툴이 해줌.
floor plan, power plan은 엔지니어가 해줘야 함.
3.3.2 power plan(macro cell)
SRAML 잘 연결해줘야 함
주의 사항은 power plan 배우고
3.4.1 place, CTS, Route script
옵션들이 이전 공정한 과정에서 있으니까 그거 잘 보고 설정
CTS에서 한 부분만 잘 확인하고 보통은 script만 잘 보고 들어가면 별 문제가 되지 않는다.
3.4.2 Place_Opt violation nets
placemet에서 문제가 생기면 어떻게 할 것인가의 문제
3.4.5 CTS script 주의사항
checklist에 있으니 그거 잘 넣고
...
3.5.1 DRC check before ECO !!! 중요
프론트엔드로 다시 넘기기전에 확인하는 과정
legality, lvs, pg 등
lvs : tool이 만약 주위에 공간이 없으면 바로 이어버려서 하나하나 확인해줘야 함.
3.5.6 ECO 특이사항
DC, PT, ICC 나눠져 있는 이유가
tool의 목적
DC : 회로
PT : 타이밍
ICC : P&R (타이밍 확인이 가능한데 단점이 있음)
특정부분에 버퍼를 넣어달라, 버퍼를 입력해주면 보통 문제가 해결되는데
fan - out을 찢어야하는 경우가 있음\
split fan-out이라는 명령어가 있음
4. Output file
