UART verilog HDL 설계와 FPGA 통신
1.UART Serial 통신 프로토콜 FPGA Verilog HDL 설계 #1 Top module, Rx module
이번 기록은 UART 통신 프로토콜의 개념과 Top module과 Rx(수신) module을 어떻게 구성했는지 정리하였습니다.
2023년 9월 15일
2.UART Serial 통신 프로토콜 FPGA Verilog HDL 설계 #2 Tx module, Baud Rate generator
이번 기록은 Tx(송신) module과 Baud rate generator를 어떻게 설계했는지 정리하였습니다.
2023년 9월 16일
3.UART Serial 통신 프로토콜 FPGA Verilog HDL 설계 #3 FPGA 통신 결과
FPGA UART 통신 마지막으로 Ultra 96, PMOD 인터페이스의 개념과 Pin Planner 과정을 기록하고 결과를 확인하였습니다.😁✌
2023년 9월 16일