UVM이란?
Universal Verification Methodology의 약어이다.
System verilog 기반으로 작성되며, 각종 반도체 Digital design의 검증을 위해 사용되는 표준 방법론이다.
이게 왜 지금 대부분의 검증 환경에 사용되는가? 라는걸 실무자 입장에서 생각했을 때,
다른 무슨 이유 보다는 일단 한번 환경 셋업이 완료되었으면,
Device가 뭐가 오든 간에 살짝씩 수정만 하면 바로바로 검증을 수행할 수 있어서,
말 그대로 시간이 상당히 단축되어서 이 방법론을 쓰는거지 않을까 생각이 든다.
사실 검증 초반에 환경 세팅하는게 쉽지가 않다.
어느정도 환경 셋업이 될 때 까지 디버깅은 할 수 없기도 하고, 이게 가끔 device가 너무 어려우면 정말 셋업하는데 한달 걸리기 때문에
UVM이 이런 시간들을 줄여줄 수 있는 좋은 방법론이지 않을까??? 하는 개인적인 사견이다.
이게 회사 입장에서는 장점인데,
엔지니어 입장에서는 단점이 될 수 있다.
UVM set-up team이 따로 있을 경우에, 내가 이걸 몰라도
그니까 UVM이라는 것을 전혀 몰라도, 검증을 할 수 있다.
DUT만 좀 건들고, Testbench만 대충 짜놓고 wrapper로 처리하면
대충 그냥 waveform 나오는거 보고 error report를 할 수 있다.
이게 엔지니어 개인에게는 무슨 의미가 있는 일인가?
회사는 사실 엔지니어가 엔지니어이기보다는 오퍼레이터처럼 탁탁 시간에 맞게 RnR에 맞게 결과만 잘 나오면 노상관이지만,
내가 이걸 모르면 나는 여기 밖을 나가면 아무것도 못하는 인간이 되기 때문에
이 환경에 대한 공부는 정말 필수인 것 같다.
이걸 4년차가 되어서 깨닫다니..
아무튼, UVM textbook처럼 사용할 website는 chipverify.com이다.
여기가 증말 verification을 위한 교과서적인 정보들이 있는 곳이기 때문에
혹시나 HW 검증 엔지니어라면 이미 다 알고 있겠지만
유용하게 참고하길!
