Verilog_독학

디지털 회로는 HDL을 사용하여 레지스터 전송 레벨(Register Transfer Level : RTL)에서 기술하게 되었음.설계 명세는 설계되는 디지털 회로의 기능, 인터페이스, 그리고 전체 구조를 추상적으로 표현한 것임.행위 수준 표현은 회로의 기능, 성능, 표준

verilog는 모듈(module)의 개념을 제공한다.모듈은 verilog에서 기본적인 설계 블록이다.모듈은 요소 또는 하위 수준 설계 블록의 집합임.모듈은 포트 인터페이스(입력/출력)를 통해 상위 수준의 블록에 필요한 기능을 제공한다.다음은 T-플리플롭을 모듈로 정의

모듈의 정의는 항상 키워드 module로 시작한다.모듈 정의의 처음에는 모듈 이름, 포트 리스트, 포트 선언, 선택적으로 파라미터가 온다.endmodule문은 반드시 모듈 정의의 마지막에 와야 한다.포트는 모듈이 외부 환경과 소통할 수 있는 인터페이스임.포트 리스트의

데이터 플로우 모델링 기법은 보다 효율적인 설계 구현 기법을 제공한다.verilog는 데이터플로우 설계 기법을 적용하여 설계자로 하여금 레지스터들과 데이터 처리방법 간의 설계를 할 수 있도록 한다.데이터플로우 수준의 설계로 부터 게이트 수준의 설계를 생성하여 주는것을

verilog에는 두 가지 구조적 프로시저 always와 initial이 있다.이 두 문장은 행위 수준 모델링에서 가장 기본적인 문장이다.initial문 내부의 모든 문장들이 initial 블록을 구성한다.initial 블록은 시간 0에서 시작하고, 시뮬레이션동안 한