혼자공부하는 Verilog_hdl_1

윤현식·2023년 5월 8일
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Verilog_독학

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HDL의 탄생

Hardware Description Launguages

디지털 회로는 HDL을 사용하여 레지스터 전송 레벨(Register Transfer Level : RTL)에서 기술하게 되었음.

일반적 설계 과정

1. Design Specification(설계 명세)

설계 명세는 설계되는 디지털 회로의 기능, 인터페이스, 그리고 전체 구조를 추상적으로 표현한 것임.

2. Behavioral Description(행위수준 표현)

행위 수준 표현은 회로의 기능, 성능, 표준 준수여부, 그리고 다른 상위 수준 조건의 관점에서 설계를 분석하는 단계

HDL에서 행위 수준 표현은 수작업을 통해 RTL 표현으로 바뀌어 진다.

3. RTL Description

논리 합성도구는 RTL 표현을 게이트 수준(netlist)로 변환한다.

게이트 수준 넷-리스트는 게이트와 그들간의 연결이라는 관점에서의 회로임.

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Verilog, C, HW 개발

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