VLSI Lec 2

Seungyun Lee·2일 전

VLSI Design

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MOSFET 동작 원리 정리 (VLSI 기초)

NMOS/PMOS 구조부터 차단 · 선형 · 포화 영역과 핀치오프까지

1. MOSFET의 구조

MOSFET = Metal–Oxide–Semiconductor Field Effect Transistor.
금속(요즘은 폴리실리콘) 게이트가 산화막을 사이에 두고 반도체 위에 얹혀 있는 구조.

NMOS 단면도

꼭 챙겨야 할 두 가지

① 단자는 4개다.
G, S, D 말고 바디(B, bulk/substrate) 가 있다. 수업에서 보통 생략하는데,
NMOS는 바디를 GND에, PMOS는 VDD에 묶어두기 때문에 안 그려도 되는 것뿐이다.
바디 전압이 소스와 달라지면 Vt가 변한다 (body effect, → 10장).

② 게이트는 채널과 전기적으로 완전히 절연되어 있다.
산화막(SiO₂)이 사이에 있으므로 DC에서 게이트 전류 = 0.
이것이 BJT 대비 MOSFET의 결정적 장점이고, 게이트는 사실상 커패시터로 동작한다.

게이트–채널 사이의 단위면적당 커패시턴스:

Cox=εoxtoxC_{ox} = \frac{\varepsilon_{ox}}{t_{ox}}

  • εox\varepsilon_{ox} : 산화막 유전율
  • toxt_{ox} : 산화막 두께 (얇을수록 CoxC_{ox} ↑ → 구동력 ↑)

2. 소스와 드레인은 어떻게 구분하나

구조적으로 두 n+ 영역은 완전히 대칭이다.
어느 쪽이 소스인지는 공정이 아니라 전압이 결정한다.

기준은 "캐리어가 나오는 쪽(source)".

소자캐리어흐르는 방향소스는
NMOS전자낮은 전위 → 높은 전위전압이 낮은 쪽 (GND 쪽)
PMOS정공높은 전위 → 낮은 전위전압이 높은 쪽 (VDD 쪽)

자주 나오는 함정

Vgs=Vg−Vs=VgV_{gs} = V_g - V_s = V_g

이 단순화는 소스가 GND(0 V)에 물려 있을 때만 성립한다.

  • CMOS pull-down network의 맨 아래 트랜지스터 → 소스가 GND → 성립
  • NAND 게이트에서 위에 쌓인 NMOS → 소스가 떠 있음 → Vs≠0V_s \neq 0 → 성립 안 함

3. VgsV_{gs}가 하는 일 — 채널 만들기

게이트에 전압을 걸면 p형 기판 표면이 세 단계로 변한다.
이것이 문턱 전압 VtV_t의 정체다.

(a) $$V_{gs}$$ < 0 — 축적 (accumulation)

게이트가 음전하 → p형의 다수 캐리어인 정공이 표면으로 끌려옴 → 표면이 더 강한 p형.

결과: n+ / p / p+표면 / n+ 구조 = back-to-back PN 접합.
어느 방향으로 전압을 걸어도 둘 중 하나는 역바이어스.

→ I = 0

(b) 0 < $$V_{gs}$$ < c — 공핍 (depletion)

게이트 양전하가 정공을 밀어냄 → 표면에 공핍층 형성
(움직이지 않는 acceptor 음이온만 남음).

아직 전자가 없어서 여전히 채널이 없다.

→ I ≈ 0

(c) $$V_{gs}$$ > $$V_t$$ — 반전 (inversion)

게이트 전압을 더 올리면 소수 캐리어인 전자가 표면으로 끌려와 모인다.
표면이 p형에서 n형으로 반전(inverted).

이제 n+ 소스 — n채널 — n+ 드레인이 하나로 연결된다.

→ 전류 통로 생성

VtV_t의 엄밀한 정의
표면의 전자 농도가 기판의 정공 농도와 같아지는 순간 (strong inversion, ψs=2ϕF\psi_s = 2\phi_F).
최신 공정: Vt0≈0.3∼0.5 VV_{t0} \approx 0.3 \sim 0.5\ \mathrm{V}
교과서 예제: 0.5∼0.7 V0.5 \sim 0.7\ \mathrm{V}

정리

노트에 "Vgs < 0 → Vgs < Vt → I = 0"이라고 쓴 것은 맞다.
다만 조건의 본질은 Vgs < 0이 아니라 Vgs < Vt 다.
VgsV_{gs}가 양수여도 VtV_t보다 작으면 (b) 상태라 여전히 채널이 없다.

4. Vds가 하는 일 — 캐리어 흘리기

채널이 만들어진 상태에서 Vds>0V_{ds} > 0을 걸면 전자가 소스 → 드레인으로 drift한다.
VdsV_{ds} 크기에 따라 채널 모양이 달라지고, 그것이 세 가지 동작 영역이 된다.

세 영역의 채널 모양

왜 드레인 쪽 채널이 얇아지나

핵심 아이디어 하나만 잡으면 다 풀린다.

채널을 유지하는 힘은 그 지점에서의 "게이트 − 채널" 전압차 다.

소스에서 드레인 방향 위치를 yy, 그 지점의 채널 전위를 V(y)V(y)라 하면:

위치채널 전위게이트–채널 전압
소스 끝 (y=0y=0)00VgsV_{gs} ← 가장 강함
드레인 끝 (y=Ly=L)VdsV_{ds}Vgs−Vds=VgdV_{gs} - V_{ds} = V_{gd} ← 가장 약함

채널 전하 밀도:

Q(y)=−Cox(Vgs−V(y)−Vt)Q(y) = -C_{ox}\big(V_{gs} - V(y) - V_t\big)

드레인 쪽으로 갈수록 전하가 줄어들어 채널이 얇아진다 → 삼각형 모양.

선형 영역 (linear / triode / ohmic)

위 전하 분포를 채널 전체에 대해 적분하면:

Ids=μnCoxWL[(Vgs−Vt)Vds−Vds22]I_{ds} = \mu_n C_{ox}\frac{W}{L}\left[(V_{gs}-V_t)V_{ds} - \frac{V_{ds}^2}{2}\right]

Vds≪(Vgs−Vt)V_{ds} \ll (V_{gs}-V_t) 이면 Vds2V_{ds}^2 항이 무시되어:

Ids≈μnCoxWL(Vgs−Vt) VdsI_{ds} \approx \mu_n C_{ox}\frac{W}{L}(V_{gs}-V_t)\,V_{ds}

즉 I∝VdsI \propto V_{ds} → 옴의 법칙을 따르는 저항처럼 보인다.

등가 저항:

Ron=1μnCoxWL(Vgs−Vt)R_{on} = \frac{1}{\mu_n C_{ox}\dfrac{W}{L}(V_{gs}-V_t)}

게이트 전압으로 저항값을 조절하는 전압제어 가변저항인 셈.
→ Transmission gate, pass transistor가 바로 이 영역을 사용한다.

포화 영역 (saturation) — 핀치오프

드레인 쪽 게이트–채널 전압 Vgd=Vgs−VdsV_{gd} = V_{gs} - V_{ds}가 계속 줄어들다가,
어느 순간 Vgd=VtV_{gd} = V_t가 된다. 그 지점에서 채널 전하가 정확히 0 → 핀치오프(pinch-off).

Vgs−Vds=Vt⟹Vds,sat=Vgs−VtV_{gs} - V_{ds} = V_t \quad\Longrightarrow\quad \boxed{V_{ds,sat} = V_{gs} - V_t}

이 Vgs−VtV_{gs} - V_t를 overdrive voltage VovV_{ov} 또는 VeffV_{eff}라고 부른다.
앞으로 계속 나오는 값이니 이름을 외워둘 것.

이 값을 선형 식에 대입하면 포화 전류:

Ids=μnCox2WL(Vgs−Vt)2I_{ds} = \frac{\mu_n C_{ox}}{2}\frac{W}{L}(V_{gs}-V_t)^2

여기에 VdsV_{ds}가 없다. → "does not follow Ohm's law"가 이 뜻.

5. I–V 특성 곡선

  • 곡선 하나하나가 특정 VgsV_{gs}에 대응
  • 점선(핀치오프 궤적) 왼쪽 = 선형 영역, 오른쪽 = 포화 영역
  • VgsV_{gs}가 커질수록 포화 전류가 제곱으로 커진다

6. 핀치오프인데 왜 전류가 0이 아닌가

"채널이 끊겼는데 왜 전류가 흐르지?" — 가장 많이 막히는 지점

(1) 채널이 완전히 끊긴 게 아니다

반전층(strong inversion 수준의 전하)이 사라진 것이지,
그 자리가 절연체가 된 게 아니다. 그 구간은 좁은 공핍 영역이 된다.

(2) 그 공핍 영역에 매우 강한 횡전계가 걸린다

  • 소스 ~ 핀치오프 지점: 항상 Vds,sat=Vgs−VtV_{ds,sat} = V_{gs}-V_t 가 걸림 (고정)
  • 초과분 (Vds−Vds,sat)(V_{ds} - V_{ds,sat}): 전부 이 좁은 공핍 구간에 몰림
  • 폭이 좁으니 전계는 어마어마함

채널을 타고 온 전자가 핀치오프 지점에 도착하면 이 전계에 즉시 쓸려서(swept) 드레인으로 빨려 들어간다.

(3) 전류를 제한하는 건 채널 쪽이다

채널이 공급할 수 있는 만큼만 흐르고,
채널에 걸리는 전압은 VdsV_{ds}를 아무리 올려도 Vds,satV_{ds,sat}로 고정.

→ 전류 포화

비유
수도관 끝에서 물이 폭포로 떨어지는 상황.
폭포 높이(VdsV_{ds})를 아무리 높여도 관을 통과하는 유량은 관이 정하지, 낙차가 정하지 않는다.

실제로는 완전히 평평하지 않다 — Channel Length Modulation

VdsV_{ds}를 더 올리면 핀치오프 지점이 소스 쪽으로 조금씩 이동
→ 유효 채널 길이 LeffL_{eff} 감소 → 전류 소폭 증가.

Ids=μnCox2WL(Vgs−Vt)2 (1+λVds)I_{ds} = \frac{\mu_n C_{ox}}{2}\frac{W}{L}(V_{gs}-V_t)^2\,(1+\lambda V_{ds})

출력 저항:

ro≈1λIdsr_o \approx \frac{1}{\lambda I_{ds}}

아날로그 증폭기 이득을 결정하는 핵심 파라미터. 디지털에서는 대개 무시한다.

7. 세 영역 정리

암기용 한 줄
VgsV_{gs}가 켜는지 결정하고, VdsV_{ds}가 어떻게 켜지는지 결정한다.

8. PMOS

모든 극성이 반대. n-well 안에 p+ 소스/드레인을 만들고, 캐리어는 정공이다.

부등호 뒤집히는 게 헷갈릴 때

절댓값으로 생각하면 NMOS와 완전히 같은 문장이 된다.

  • PMOS도 ∣Vgs∣>∣Vtp∣|V_{gs}| > |V_{tp}| 면 켜진다
  • PMOS도 ∣Vds∣≥∣Vgs∣−∣Vtp∣|V_{ds}| \ge |V_{gs}| - |V_{tp}| 면 포화다

레이아웃에 직결되는 사실

μp<μn\mu_p < \mu_n 이므로 같은 W/LW/L이면 PMOS가 2~3배 약하다.
CMOS 인버터의 상승/하강 시간을 맞추려면 PMOS의 WW를 2~3배로 키운다.

→ 인버터 그림에서 PMOS가 항상 뚱뚱하게 그려지는 이유.

9. 왜 CMOS는 NMOS를 아래, PMOS를 위에 두는가

앞 내용의 직접적인 귀결.

NMOS로 1(VDD)을 전달한다고 해보자.

게이트는 VDD로 고정인데, 출력이 올라가면 소스 전압도 같이 올라간다.

Vgs=VDD−VoutV_{gs} = V_{DD} - V_{out}

VoutV_{out}이 오를수록 VgsV_{gs}가 줄어들고,
Vout=VDD−VtnV_{out} = V_{DD} - V_{tn} 이 되는 순간 Vgs=VtnV_{gs} = V_{tn} → 트랜지스터가 꺼진다.

출력이 VDD까지 못 간다. ("threshold drop")

소자강한 신호약한 신호배치
NMOSstrong 0weak 1pull-down network (아래)
PMOSstrong 1weak 0pull-up network (위)

10. 2차 효과 (곧 나올 것들)

이름만 미리 알아두면 좋은 것들.

Subthreshold conduction (문턱 이하 전도)

Vgs<VtV_{gs} < V_t 에서도 전류가 완전히 0은 아니다.
VgsV_{gs}에 지수적으로 의존하는 누설 전류가 흐른다.

Ids∝e Vgs/(nVT)I_{ds} \propto e^{\,V_{gs}/(nV_T)}

→ 저전력 설계에서 결정적. 대기 전력(standby power)의 주범.

Body effect (기판 효과)

Vsb>0V_{sb} > 0 이면 문턱값이 올라간다.

Vt=Vt0+γ(2ϕF+Vsb−2ϕF)V_t = V_{t0} + \gamma\left(\sqrt{2\phi_F + V_{sb}} - \sqrt{2\phi_F}\right)

  • γ\gamma : body effect coefficient
  • ϕF\phi_F : Fermi potential

→ NAND처럼 트랜지스터가 직렬로 쌓일 때 위쪽 트랜지스터가 느려지는 원인.

Velocity saturation (속도 포화)

최신 short-channel 공정에서는 전계가 너무 강해 캐리어 속도가 포화한다.

Ids∝(Vgs−Vt)α,α≈1∼1.3I_{ds} \propto (V_{gs}-V_t)^\alpha \quad,\quad \alpha \approx 1 \sim 1.3

→ 제곱 법칙이 깨진다.
교과서의 제곱식은 long-channel 근사라는 점을 기억할 것.

11. 핵심 공식 요약

NMOS

동작 조건
  차단   : Vgs < Vt
  선형   : Vgs > Vt  AND  Vds < Vgs − Vt
  포화   : Vgs > Vt  AND  Vds ≥ Vgs − Vt

경계
  Vds,sat = Vgs − Vt  =  Vov  (overdrive voltage)

선형: Ids=μnCoxWL[(Vgs−Vt)Vds−Vds22]\text{선형: } I_{ds} = \mu_n C_{ox}\frac{W}{L}\left[(V_{gs}-V_t)V_{ds} - \frac{V_{ds}^2}{2}\right]

포화: Ids=μnCox2WL(Vgs−Vt)2 (1+λVds)\text{포화: } I_{ds} = \frac{\mu_n C_{ox}}{2}\frac{W}{L}(V_{gs}-V_t)^2\,(1+\lambda V_{ds})

Ron=1μnCoxWL(Vgs−Vt)ro≈1λIdsR_{on} = \frac{1}{\mu_n C_{ox}\frac{W}{L}(V_{gs}-V_t)} \qquad r_o \approx \frac{1}{\lambda I_{ds}}

Cox=εoxtoxVt=Vt0+γ(2ϕF+Vsb−2ϕF)C_{ox} = \frac{\varepsilon_{ox}}{t_{ox}} \qquad V_t = V_{t0} + \gamma\left(\sqrt{2\phi_F + V_{sb}} - \sqrt{2\phi_F}\right)

자주 쓰는 파생 관계

항목식비고
전달컨덕턴스gm=2IdsVgs−Vtg_m = \dfrac{2I_{ds}}{V_{gs}-V_t}포화 영역, 아날로그
게이트 커패시턴스Cg=Cox WLC_g = C_{ox}\,W L부하 계산
게이트 지연tpd∝RonCLt_{pd} \propto R_{on} C_L디지털

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Seungyun Lee
Design Verification engineer

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