Buck Converter 설계

myblack·2025년 7월 18일

PCB

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Buck Converter

참고 매뉴얼

LM2576SX-5.0/NOPB
https://www.mouser.kr/ProductDetail/Texas-Instruments/LM2576SX-5.0-NOPB?qs=X1J7HmVL2ZHoYPUiV5KXcw%3D%3D

3D FILE Site
https://www.3dcontentcentral.com/secure/download-model.aspx?catalogid=171&id=817646

KTT0005B
https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1078778/tl2575hv-05-board-layout-ktt-r-psfm-g5-vs-ktt0005b

5V/3A 스텝다운 스위칭 레귤레이터 회로도

부품 목록:
IC1: LM2576T-5V 또는 LM2576HVT-5V(내셔널 반도체)
L1: 100μH (415-0930, 67127000, PE-92108, RL2444)
D1: 1N5822(쇼트키 배리어 정류기 다이오드)
C1 : 100μF / 75V (알루미늄 전해 커패시터)
C2: 100μF/75V(알루미늄 전해 커패시터)

2-50V/3A 가변 출력 강압 스위칭 레귤레이터

부품 목록:
IC1: LM2576HVT-ADJ 또는 LM2576HVS-ADJ
L1: 150μH(67127060, PE-53115 또는 RL2445)
D1: 1N5822(쇼트키 다이오드)
C1 : 100μF / 75V (전해 커패시터)
C2 : 2200μF / 75V (전해 커패시터)
R1: 47K 전위차계
R2: 1.2K 저항기

회로도 설계 (Schemetic)

라이브러리 생성 통해 부품(Symbol) 생성

회로도 라이브러리

① 부품 이름 지정 및 Designator, Comment
② 핀(Pin) 추가
배치(P) - 핀(P)
Place → Pin 또는 P 키
(보통 좌측에서 입력, 우측에서 출력)
핀 선택 후 Properties 탭:
Designator (예: 1, 2, GND 등)
Electrical Type (Input, Output, Passive 등)
Pin Name 입력
③ 도형 및 심볼 작성
배치(P) - 사각형(R)
Place → Line, Rectangle, Arc 등을 이용해 심볼 외형 제작
외곽 상자는 보통 rectangle로 그립니다
④ 파라미터 설정 (옵션)
Properties → Parameters → Add
예: Manufacturer, Part Number, Footprint, Description 등

PCB 라이브러리 생성 (.PcbLib)

1 : 보드 레이어 스택
2 : 2D 모드
3 : 3D 모드

① Footprint(풋프린트) 생성
패드(Pad) 추가
Place → Pad 선택 또는 단축키 P → D
원하는 위치에 클릭하여 삽입
Pad 번호와 형상, 크기 등은 오른쪽 Properties에서 지정:
Pad Designator (예: 1, 2, 3...)
Shape: Round, Rectangular
Size (X/Y): 패드 직경/너비
Hole Size: 스루홀일 경우 설정
② 실크(Silk Layer) 작성
Place → Line / Arc / Track
Top Overlay Layer가 선택되어 있어야 실크로 인식
외곽 사각형, 폴라리티 점 표시 등 작성
③ 3D Body (선택 사항)
Place → 3D Body
부품 3D 모델 추가 가능 (STEP 파일)

STEP 파일 사이트
https://www.3dcontentcentral.com/secure/download-model.aspx?catalogid=171&id=817646

④ Origin 및 위치 정렬
가운데 기준점을 부품 중심으로 설정:
Edit → Set Reference → Component Origin
편집(E)-기준(O)-Set
Design Rule Check (DRC)
Tools → Design Rule Check 실행
패드 간격, 치수 오류 등 확인
회로도 라이브러리와 연결 (.SchLib ↔ .PcbLib)
회로도 심볼에서 Footprint 이름에 이곳에서 만든 이름을 정확히 입력 (예: MY_SOP8)
또는 Libraries Panel → Components → Footprint 매핑

PCB Design

폴리곤 구성 확인

🔴 빨간색 영역: Top Layer의 폴리곤 (Net이 GND 또는 전원으로 설정된 듯함)
🔵 파란색 영역: 다른 Net (예: NetC2_1, NetD1_1)에 할당된 Polygon Pour
⚫ 검은색 해치 부분: 폴리곤이 실제로 채워지지 않은 부분
(Relief Connect에 의한 써멀 갭 or Clearance Rule)
🟡 실크: 부품명, 외곽, 텍스트 ("ElectronicsProjectAcademy" 등)
🟤 VIA 및 패드: GND와 다른 Net 간 연결 구조가 적절히 배치됨

작업	메뉴 위치
폴리곤 생성	`Place → Polygon Pour`
폴리곤 리포어	`Tools → Polygon Pours → Repour All`
우선순위 조정	`Tools → Polygon Manager`
Dead Copper 제거	`Polygon Pour Properties → Remove Dead Copper` 체크
충돌 확인	`Tools → Design Rule Check (DRC)`

회로 선 대신 폴리곤으로 연결

① 네트(Net)를 지정한 Polygon 생성
Place → Polygon Pour
보드 위에 다각형을 그려 영역 지정

추가 영역 지정
다각형 동작 - Modify Polygon Border

Properties 창에서:
Net: 연결할 대상 Net 선택 (예: GND, VCC, 또는 사용자 지정 Net)
Layer: 배치할 레이어 지정 (예: Top Layer, Bottom Layer)

Polygon Connect Style:
Relief Connect: 써멀 릴리프
Direct Connect: 바로 접촉

마무리되면 Tools → Polygon Pours → Repour All

② 연결 대상 부품 핀(Net) 설정
Schematic에서 해당 핀(Net Name)이 GND 또는 같은 Net 이름이어야 자동 연결
예: C1, R2, U1 등의 핀이 모두 GND로 설정되어 있으면 Polygon의 GND Net에 자동 연결됨.

Polygon 위에 커서를 올리면, 어떤 Pad들이 실제 연결되었는지 확인됨

연결 안 되었을 경우 이유

Pad의 Net이 다름
Clearance Rule에 의해 거리 초과
Polygon이 갱신(Repour)되지 않음
Net이 없는 패드일 경우 연결 안 됨

예시: GND를 Polygon으로 연결

U1, C1, R1 등 회로도에서 GND Net으로 설정
PCB에서 Top Layer 또는 Bottom Layer에 Polygon Pour 생성
Properties에서 Net: GND 지정
Tools → Polygon Pours → Repour All
Track 없이 Polygon이 패드에 자동 연결됨

DRC 및 오류 수정

툴(T) - 설계규칙검사(D, DRC) 실행

위배 및 오류 확인

오류 메시지

Silk To Solder Mask (Clearance=0.254mm) (IsPad),(All)

Silk To Solder Mask Clearance Constraint: (0.04mm < 0.254mm) Between Pad C1-1(13.1mm,14.5mm) on Top Layer And Track (12.846mm,11.833mm)(17.418mm,11.833mm) on Top Overlay [Top Overlay] to [Top Solder] clearance [0.04mm]
Silk To Solder Mask Clearance Constraint: (0.04mm < 0.254mm) Between Pad C1-1(13.1mm,14.5mm) on Top Layer And Track (8.528mm,11.833mm)(12.846mm,11.833mm) on Top Overlay [Top Overlay] to [Top Solder] clearance [0.04mm]
Silk To Solder Mask Clearance Constraint: (0.167mm < 0.254mm) Between Pad C1-2(13.1mm,22.501mm) on Top Layer And Track (7.639mm,25.295mm)(18.18mm,25.295mm) on Top Overlay [Top Overlay] to [Top Solder] clearance [0.167mm]

위반 규칙:
Silk To Solder Mask Clearance Constraint: (<측정값> < 0.254mm)

실크 라인(텍스트, 박스 등)이 패드 또는 솔더 마스크 개구에 너무 가까이 위치
Silk to Solder Mask Clearance 위반에 해당하며,
실크(Top Overlay)와 솔더 마스크 개구(Top Solder) 간의 간격이 최소 요구값인 0.254mm보다 좁다는 것 의미

A. 실크 전체 선택 후 이동
PCB 라이브러리 수정 후 적용

PCB 편집창에서 Ctrl + F → Find Similar Objects
객체 Type: Text 또는 Track, Layer: Top Overlay 선택
모두 선택된 상태에서 Properties 창에서 위치 조정

B. DRC 기준 완화 (비추천)
Design → Rules → Manufacturing → Silk To Solder Mask Clearance

Minimum Clearance 값을 0.2mm 또는 0.15mm로 낮춤
(단, 제조사 가이드에 부합하는지 확인 필요)