SYNOPSYS DAY2

진일·2024년 1월 16일
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SYNOPSYS (PT&ICC)

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Hold

clk latency : 자체
skew : clk latency 간의 차이

//1-12

  • hold : DATA 보낼 때 걸리는 시간. 즉, 보내기 위한 지연시간
  • hold violate : 늦게 올 데이터가 일찍올 때 전 데이터와 충돌됨

prime time 기준 : 한 사이클 내에서 setup, hold 분석하자

//1-13
//1-14
D.A-D.R이 음수 vio
D.A-D.R이 양수 met
즉, Slack 음수는 v / 양수면 met

//1-15
setup은 긴 게 worst case >> max
hold은 긴 게 worst case >> min

rising delay(0>1) 시간이 더 오래 걸림
falling delay(1>0) 시간이 더 짧게 걸림

//1-17 Negedge Trigger Registers
Setup time은 짧아짐
hold time은 길어짐
결과적으로 리포트를 보면 slack의 크기가 커져 여유로움
즉, 절대 hold vio 나타나지 않음

//1-19
한 사이클에서 setup, hold 다 분석함


//2-3

  • cell timing : 공정회사에서 보내줌. 아래 2가지로 구성되어 있음
    propagation delay
    timing check

요즘 공정 cell delay가 적고 net delay가 대부분임
선에 RC가 있고 net delay의 원인

  • net delay는 back-annotated data에서 생성
    또한 P&R을 해야 파악 가능

//2-5
레포트에 Q,Y 출력과 출력이기에 0.05는 cell+net
P&R하고 RC 읽으면 '&' 표시

//2-6
f가 많아 hold

//2-7
Cell delay는 rising와 falling이 다름
rising이 더 느림

//2-11
falling과 rising은 hold, setup에 영향을 주고, Slack에도 영향을 줌

//2-12,13 문제

A cell is called unate that the output transition can be determined from a single input transition

unate는 어떤 하나의 input 변화 >> 출력 변화
모든 cell은 unate cell과 non-unate cell로 구분됨
XOR gate는 non-unate cell임

//2-19

  • physical design은 flat하여 블럭을 펼침
    <>hierarchy design(top-down)

//2-20
블럭에 대한 이름은 레포트에 적혀있지만 시간은 주어지지 않음


//3-3

  • worst slack : 제일 긴 거. 무조건 1

//3-4
내가 원하는 group 별로 리포트 가능

//3-5
레포트 타이밍(report_timing)의 디폴드 값은 worst slack

//3-7

  • nworst : end point 하나당 고려되는 path 수

  • max_paths : path 수를 보여줌

  • nworst defaults to 1

//3-8 문제

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디지털 시스템 설계 백엔드 엔지니어를 꿈꾸는

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