verilog, vhdl에서 값 할당

정유석·2025년 3월 21일

공부

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이렇게 TB에서 module로 연결되어 A값을 B에 할당한 신호가 있을때
B로 사용된 신호(조건문에 들어간다던가)를 변경하고 싶을 때 B에 값을 넣는 것이 아니라
A값을 변경 해야 한다.

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