
system verilog 문법 정리interface: 여러 module간에 공통신호를 공유하여 사용 가능하게 함.여러 신호를 하나의 단위로 그룹화(캡슐화)하여 모듈 간에 전달 가능코드 재사용성, port 연결 단순화에 유리modport: interface내부 sign
객체 지향 프로그래밍(object-oriented programming, OOP)객체를 정의하는 템플릿. RTL의 module과 비슷한 역할.module과의 차이점class는 상속을 통해 object를 생성하여 copy, modify가 가능.object는 필요에 따라
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system verilog에서 package는 다음의 사항들을 포함하고, package를 import하여 사용 가능(include와 유사) parameter (parameter x = a;) data (variables: logic, reg, int. net: wire