20) Verilog,HDL

Verilog 는 HDL 중 하나회로도 방식 : AND/OR/NOT 등등(논리 회로를 설계 해야함Verilog 방식 : 코드임C언어와 달리 블록의 시작과 끝을 중괄호 기호로 사용하지 않음 대신에 Begin과 end로 구분함머리 - 선언 - 몸체로 나뉘어짐머리 : mod

앙 기모짝 짝짝

드모르간 법칙 : AND와 OR 연산을 서로 바꾸고 각 변수의보수를 취한다.드모르간 법칙 1법칙A+B의 보수 취한 것이 A의 보수와 B의 보수와 곱한 것과 같다.드모르간 법칙 2법칙A·B의 보수 취한 것이 A의 보수와 B의 보수와 합한 것과 같다.항등원 법칙 (a) x

module gate();endmodule위와 같은 부분에서 endmodule 윗부분까지는 모두 코드이다.