Front-End
1.Front-End 공부
Synthesis1 Logic Synthesis RTL Level -> Gate Level Cell Delay에 대한 Timing Closure Physical Synthesis P&R 이후의 DEF, QRC wire 고려하여 Synthesis Cadence QR
2025년 1월 19일
Synthesis1 Logic Synthesis RTL Level -> Gate Level Cell Delay에 대한 Timing Closure Physical Synthesis P&R 이후의 DEF, QRC wire 고려하여 Synthesis Cadence QR