HPC 환경 기타 내용 정리

디자인 포탈

• 인텔 제온 E3, E5, Gold 6144
• Node 419 개, Core 수 17,912 개

누리온 5호

• 제온 파이 프로세서 (나이츠랜딩) 8305 대
• 제온 프로세서 (스카이레이크-E3) 132 대 - 2.4 GHz x 2 Socket, 메모리 DDR4/ 2666 MHz 192GB
• 인터커넥스 Omni-Path 100 Gbps

다른 HPC 에서의 사용 예시

1. 서울대 HPC 에서 MD 실행 (출처 : 이재경 tl 님)

• GPU 사용 시 : CPU 24~48 core, GPU 8~16 대
• GPU 비 사용 시 : Node 56 개

2. TCAD Material 부서

• GPU 는 미 사용
• Heavy 한 job 실행 시 Core 몇 백개 (Node 10~20 개)

인텔 제온 프로세서 역사

1. Intel Pentium pro (1995) :
   최초의 Workstation 전용 프로세서, RISC (Reduced Instruction Set Computer) 도입
2. Intel Pentium II xeon (1998) :
   Dual CPU, 100 MHz FSB (Front Side Bus)
3. Intel Pentium III xeon (1999) :
   180 나노 공정, 64GB 메모리
4. Intel Xeon (2001) (코드명:Foster) :
   하이퍼스레딩, 130 나노 공정
5. Intel Xeon (2005) (코드명:Nocona) :
   x86 아키텍처에서 32/64비트 지원, 60 나노 공정, 3.6GHz clock, 8개의 레지스터를 추가하여 L1/L2 캐시의 메모리 엑세스 횟수를 줄였음,
6. Intel Xeon Tigerton 7300 (2007)
   쿼드코어
7. Intel xeon E3 v6 (2017.1Q)
   4.2 GHz, 64GB DDR, 2400 MHz
8. Intel xeon E5 v4 (2017.1Q)
   14 나노 공정, SDI 를 위한 RDT (Resource Director Technology) 기술 적용
9. Intel xeon E7 v4 (2017.1Q)
   대규모 In-memory 컴퓨팅, 데이터 센터에 주로 활용
10. Intel xeon scalable (2017.3Q)
    다중 소켓, 제온 플레티넘/골드/실버/브론즈로 구분, 1천만원

제온 프로세서 특징

가상화 (VM), 병렬처리, 멀티코어, 신호 암호화, ECC 메모리 지원, 다중 CPU 소켓

인텔 제온 파이

• GPGPU 와 비슷하게 병렬 연산을 위한 프로세서, 코어 72개, OpenMP 를 플랫폼으로 삼아 CUDA 대비 프로그래밍 난이도가 낮음.
• 부동소수점 연산이 대세이던 시절 잘 나갔으나, 기계 학습이 대세가 되면서 16비트, 8비트 정수 연산이 필요해지면서 수요가 매우 줄음 (엔비디아 폭주), 결국 제온 파이는 포기하고 AVX-512 로 이어 짐.
  1세대 - Knights Corner
  2세대 - Kinghts Landing
  3세대 - Knights Mill, 10nm 공정, DDR4-2400

최신 CPU 및 슈퍼 컴퓨터 동향 (2020)

• x86 CPU를 설계, 제작하는 기업은Intel,AMD,VIA가 있다.Intel의mobile CPU i7는 하나의 칩위에 다수의 소자가 집적된SoC이다.4개core와GPU,system agent가ring bus로 연결되어 있다.Intel의 최신 서버용CPU는28개 코어가 한die에 배치되어 있고 두 개die를 하나의 패키지에 포함시켜총56개core CPU이다.Intel은core수가10개 이상인 데스크톱과 서버용 제품에 대해ring bus 대신 mesh 구조를 사용하고 있다.
• 500 위내 슈퍼컴퓨터 중에서 Intel processor (Xeon E5, Xeon Gold 등) 의 비중이 95% (2020년 기준)
• 슈퍼컴퓨터에는 약10~100만 개의 컴퓨터 서버가 광통신 네트워크로 연결되어 있고 서버에 있는 CPU는 통상 10~100개의core로 구성되어 하나의 슈퍼컴퓨터는 대략 100~1,000만 개의 core를 가지고 있다. 각 서버CPU는 자체적으로 cache co-herence가 가능하도록 설계되어 있고 각 서버 메모리(DRAM)는 다른 모든 서버가 접근 가능하며 서로 data를 공유할 수 있도록 (NUMA:Non-UniformMemory Access) 네트워크가 설계되어 있다. 슈퍼컴퓨터의 내부 통신 구조는 대개 공개하고 있지 않으나 일부 공개된 자료를 근거로 유추할 수 있는 두슈퍼컴퓨터의 내부 구조를 분석한다. 슈퍼컴퓨터에 사용되는 통신 구조는fat tree와3D torus구조를거의 대부분 채택하고 있다.

출처 :

• https://blog.naver.com/zagatoson/221445275772
• https://it.donga.com/24054/
• https://namu.wiki/w/%EC%9D%B8%ED%85%94%20%EC%A0%9C%EC%98%A8%20%ED%8C%8C%EC%9D%B4
• https://ettrends.etri.re.kr/ettrends/182/0905182009/35-2_104-119.pdf