2 to 1 mux

verilog code:

module top_module( 
    input a, b, sel,
    output out ); 

    assign out = (!sel)&a | sel&b;
endmodule

result:

간단히 boolean equation을 써서 풀어보았다.
딱히 유의할점은 x
다만 선택지가 많아지면 case문을 사용하는것이 편할듯싶다.