HDLBits
1.module add
HDLbits 는 백준 Verilog version 입니다. 전문성을 기르고자 꾸준히 문제를 풀며 리뷰를 하고 있습니다. https://hdlbits.01xz.net/wiki/Main_Page
2.half adder
HDLbits 는 백준 Verilog version 입니다. 전문성을 기르고자 꾸준히 문제를 풀며 리뷰를 하고 있습니다. https://hdlbits.01xz.net/wiki/Main_Page
3.2 to 1 mux
HDLbits 는 백준 Verilog version 입니다. 전문성을 기르고자 꾸준히 문제를 풀며 리뷰를 하고 있습니다. https://hdlbits.01xz.net/wiki/Main_Page
4.2 to 1 mux 100 bit wide
HDLbits 는 백준 Verilog version 입니다. 전문성을 기르고자 꾸준히 문제를 풀며 리뷰를 하고 있습니다. https://hdlbits.01xz.net/wiki/Main_Page
5.nor
HDLbits 는 백준과 유사한 Verilog 버전 문제풀이 사이트 입니다. 전문성을 기르고자 꾸준히 문제를 풀며 리뷰를 하고 있습니다.https://hdlbits.01xz.net/wiki/Main_Page
6.vector 0
verilog code:result: vector assign 시 둘 다 됨을 알아두자.
7.dff8r (sync reset)
synchronous reset 은 reset 또한 clock 신호와 동기적으로 적용됨을 의미한다. 지금까지 보통 always @(posedge clk or negedge rst) 만 써왔어서 당황했다. 위에 저건 비동기(asynchronous) 리셋이다.verilog
8.Bitwise vs. Logical Operators
logical : true = non_zero , false = zeroresult:
9.replication operator
concat operator를 이용해서 같은 벡터를 여러번 이어붙이고 싶을 때a = {b , b , b , b , b) 로 하기보단a = {5{b}}이렇게 표현할 수 있다.
10.조합회로 생성시 always 문의 left side는 reg 타입, assign문의 left side는 wire 타입이어야 하는 이유
는 딱히 없다!
11.bitwise operator 주의점
bitwise operation 시 nbit 와 1bit를 계산하는 실수를 할 수 있다. 특히 subtractor를 만들 때 operand를 2의 보수를 취해야 할 일이 있는데이럴 때 operand와 sub(1 bit) 신호를 XOR 해줘야한다. 이때 bitwise 연
12.reset 종류
리셋의 종류리셋은 크게 다음과 같이 두 가지가 존재합니다.Synchronous ResetAsynchronous ResetSynchronous reset은 클럭에 동기화하여 리셋을 주는 것을 의미합니다. 이와 달리 Asynchronous reset은 클럭에 상관없이 리셋