PFD 설계에 이어 간단한 Divider를 설계하였다. 앞서 정한 것처럼 이번에 만들 PLL은 25MHz reference clock을 통해 1.25GHz의 VCO clock을 생성한다.
이 때 VCO의 clock과 reference clock의 phase를 비교해야 하는데 Phase-Lock을 할 수 있을 것이다. 하지만 두 clock의 주파수가 다르기 때문에 그냥 비교할 수는 없다.
이 때 필요한 것이 Divider이다. Divider은 이름 그대로 주파수를 나눠주는 역할을 한다.
따라서 1250MHz : 25MHz = 50 : 1의 분주비를 갖는 Divider를 설계해야 한다. 간단한 Integer-N Divider로, 5-5-2순서로 분주비를 결정하였다.
Integer-N Divider의 경우, 구조에 따라 다양한 분주비를 갖는데, %3, %5 %7 등을 거친 신호는 Duty가 맞지 않는 경우가 발생할 수 있다. 예를 들어 %3의 경우 Low와 High의 비율이 1:2인 경우가 있었다. 항상 그런지는 정확히 모르겠지만 분주비가 짝수라면 마지막에 %2 Divider를 거치면 Duty가 맞춰지기 때문에 크게 고려하지 않아도 괜찮았다.
사용되는 D-Flip Flop의 경우 앞서 설계한 PFD에서는 저속으로 동작하고, 정확성과 Matching이 중요했었다. 하지만 Divider에서는 정확한 동작보다 고속으로 동작하는 것이 중요하기 때문에 Master-Slave 구조가 아닌 TSPC 구조를 사용하였다.
//Schematic, Block Diagram은 추후에 첨부 예정
