삼성전자 공정 혁신이 하방경직성을 높인다 - 매일경제
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요약
- 삼성전자가 2022년에 1세대 GAA를 양산하고, 2023년에 2세대 GAA를 양산할 계획이다.
- EUV 적용 DDR5 양산도 예고하고 있다.
- Server DRAM은 EUV 적용 1a DDR5 16Gb Chip, 64GB module을 통해 클라우드 사업자들의 제품 수요를 충족하며 동시에 원가경쟁력을 확보할 예정이다.
의견
커뮤니티의 댓글로부터 저보다 더 많은 지식을 갖고 계신 분의 의견을 정리했습니다.
많은 점을 배울 수 있었습니다. 감사합니다.
현재 TSMC와 삼성파운드리의 상황
- TSMC는 3nm 까지 FinFET(FF)을, 2nm 부터 nanosheet(GAA) + High-NA EUV를 동시 도입한다.
- 삼성파운드리는 3nm 부터 nanosheet(GAA)를, 2nm부터 High-NA EUV를 단계적으로 도입한다.
- TSMC는 최신 공정 두 가지를 동시에 적용해야한다는 리스크를 안고가는 반면,
삼성파운드리는 단계적으로 도입해 안정성을 확보할 수 있음.
- 또한, TSMC는 삼성파운드리 대비 신공정 장비 매입이 늦어졌다.
밀도가 성능의 전부가 아니다
성능에 긍정적인 영향을 주는 factor는 밀도만 있는 것이 아니다.
- 밀도가 떨어져도 특성 개선으로 clock을 올려 고성능을 확보할 수도 있고,
- 로직을 추가해 저밀도와 낮은 clock으로도 throughput을 극대화할 수도 있다.
- M1의 clock이 AMD나 인텔 대비 매우 낮은데도 불구하고 성능이 높은 이유.
5nm 부터 TSMC와 삼성 모두 clock을 못 올리는 상황
- FF는 fin 개수를 늘려야 하지만, scale down으로 인해 한계에 봉착함.
- 해결법 1. Single Fin 쓰고 clock spot을 낮추는 방법
- 해결법 2. Multi Fin 쓰고 clock spot을 올리는 방법
- 밀도 때문에 모바일은 single fin을 사용할 수 밖에 없다. Clock을 올리면 leakage current가 급증하기 때문이다. 최근 많은 팹리스에서 내놓는 칩이 clock을 2GHz 이상 잘 올리지 못하는 이유가 이 때문이다.
- 결국 성능과 밀도 두 마리 토끼를 모두 잡으려면 GAA(MBCFET)을 사용해야 함. Triple-fin stack을 시작으로 높은 제조 호환성과 밀도와 성능 문제를 해결가능하다.
- 3nm 부터는 밀도보다 수율과 누설전류가 중요한 factor다
삼성파운드리의 긍정적인 미래
향후 삼성파운드리는 TSMC와의 점유율 차이를 많이 좁힐 수 있다
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삼성파운드리는 최신 공정에 대한 개발을 멈추지않으면서 32nm 이하 미세공정의 점유율을 확보해야 한다.
향후 점유율 싸움은 3nm/ 2nm 같은 첨단공정이 아니라 허리 싸움이기 때문이다.
- 7nm 이하는 비용 때문에 향후 10년 내에는 주력이 될 수 없다. 왜냐하면 14nm도 비용 때문에 고민하는 고객사들이 넘쳐나기 때문이다.
- GF(Global Foundary)가 12nm까지만 서비스 하는 이유는 12nm 이하 공정에는 고객사들이 거의 없기 때문이다.
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수 년 내로 반도체 플레이어들의 공정 업그레이드 대주기가 맞물린다.
- TSMC는 7, 5nm에 많은 고객사를 가지고 있지만, 16~10nm는 삼성파운드리에 많이 내줬다.
- 삼성파운드리의 28nm/ 16nm/ 14nm/ 10nm 공정의 점유율이 계속 올라갈 예정이다.
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5nm는 TSMC와 삼성 양쪽 모두 목표 수율과 고clock이 나오지 않았다는 점에서 실패했다.
- 시간이 지나면 안정되겠지만, AP 시장은 수율붕괴 속에서 이미 4nm로 넘어가고 있는 상황이다. 현재 상황에선 4nm 역시 수율 문제로 크게 성공하기 어려움.
- TSMC는 수율문제로 Apple에 납품지연 위약금을 물었음.
- 삼성은 4nm 공정(4LPE/LPP)에서 쉐도우 스트라이커 역할을 했다.
- TSMC, 삼성파운드리 모두 양품 수율은 비슷한 상황. (TSMC 50%, 삼파 60%)
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결국 FF에 한계가 왔고 직면한 문제는 수율과 high-clock 실현 두 가지다.