L1 Cache_Controller Verification
1.Cache
L1 Cache: 프로세서와 가장 가까운 캐시. 속도를 위해 I$ 와 D$로 나뉜다.Instruction Cache (I$): 메모리의 TEXT 영역 데이터를 다루는 캐시.Data Cache (D$): TEXT 영역을 제외한 모든 데이터를 다루는 캐시.L2 Cache:
2.DUT: Cache controller
2-Stage 파이프라인, Direct-Mapped, Write-Back, Write-Allocate" 방식을 사용하는 캐시 컨트롤러L1 Cache (Level 1 Cache, 1차 캐시)는 간단히 말해 CPU와 메인 메모리(RAM) 사이에 존재하는 '가장 빠르고, 가
3.week 5,6
중요한 핵심은 바로 이 한 줄입니다:UVM_ERROR ... RAW_HAZARD_BUG Read Addr=0x000010bd: Exp=0x1e6281c9, Act=0x00000000이 로그가 말해주는 스토리는 다음과 같습니다.CPU의 명령: "야 캐시, 0x000010
4.Study guide + Summary
Pipelined L1 Cache Controller UVM 이 문서 하나로 공부할 수 있게 방법 + 내용을 모두 담았다. Part 0~1 — 어떻게, 어떤 순서로 공부할지 Part 2 — 실제 학습 내용 (핵심) Part 3~7 — 확인·연습·면접 대비 Part
5.l1_cache_pkg.sv
L1 Cache Controller 프로젝트 시리즈 1편캐시의 기하학적 정의, 주소 분해, FSM 상태, PLRU 함수Cache Geometry — 캐시 구조 파라미터주소 분해 — tag/set/word/byte타입 정의 (typedef)Controller FSM —
6.rtl/sram_macro.sv
캐시의 태그/데이터 저장 배열 모델. 작지만 이 프로젝트 버그 스토리의 핵심이라,동기 읽기·read-before-write·forwarding이 왜 한 세트인지 여기서 이해하면 면접에서크게 쓴다.캐시가 태그와 데이터를 담는 SRAM의 동작 모델. 실칩에선 벤더의 컴파일
7.rtl/l1_cache_core.sv
이 프로젝트의 심장. 4-way 캐시 컨트롤러 = 2단 파이프라인 + 6상태 FSM +forwarding. 면접에서 가장 깊게 파고드는 파일이라, 블록별로 "무엇을·왜"를 다 잡는다.컨트롤러는 크게 7개 블록으로 나뉜다. 순서대로 읽으면 데이터 흐름이 보인다.\| \|
8.rtl/l1_cache_core.sv
이 프로젝트의 심장. 4-way 캐시 컨트롤러 = 2단 파이프라인 + 6상태 FSM +forwarding. 면접에서 가장 깊게 파고드는 파일이라, 블록별로 "무엇을·왜"를 다 잡는다.컨트롤러는 크게 7개 블록으로 나뉜다. 순서대로 읽으면 데이터 흐름이 보인다.\| \|
9.l1_cache_scoreboard.sv
DV 면접의 핵심. "레퍼런스 모델을 어떻게 만드나"는 거의 반드시 나오는 질문이고, 이 스코어보드가 그 답이다. 단순 메모리 모델이 아니라 **캐시 전체(태그/valid/dirty/ data/PLRU + DRAM)를 미러링하는 골든 모델**로, 매 요청마다 hit
10.l1_cache_scoreboard.sv
DV 면접의 핵심. "레퍼런스 모델을 어떻게 만드나"는 거의 반드시 나오는 질문이고, 이 스코어보드가 그 답이다. 단순 메모리 모델이 아니라 **캐시 전체(태그/valid/dirty/ data/PLRU + DRAM)를 미러링하는 골든 모델**로, 매 요청마다 hit