시스템 반도체 칩을 만드는데 검증을 빠르고 정확하게
그때 필요한 TOOL이 검증된 TOOL >> Golden , Signoff ( 공정 툴, 시놉시스 툴)
회로 설계에서 제일 중요한 거 FF(데이터 주고 받기)
그 다음 setup hold
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문제 : min pulse width > cell들을 통과할수록 계속 좁혀짐
ㄴ회로의 오동작을 발생시킨다
//5-14
답 : report_timing -group SYS_2X_CLK - max 10 - path end -slack_lesser 0
//5-15
Bottleneck cell : 문제가 많은 cell, 느린 cell
위의 셀만 통과하면 vio 됨 >> 즉, cell이 느리다
속도가 느리기에 xN >> 속도는 빨라짐 but upsize
해결 : 피지컬적으로 큰 cell을 사용하여 빠르게 만듦(upsize)
이 아이디어를 P&R tool로 가져가면 됨
report_bottleneck -max_cells 10 : 느린cell 10개 찾아라
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fan-out이 크면 무조건 delay가 늘어난다
//추가자료
get_alternative_lib_cell -lib my_lib FF1
해답 : positive slack에다가 버퍼를 집어넣어라
이유 : fanout이 많아지면 출력이 약해져서 버퍼를 이용해 출력 cell을 묶어 효율적으로 타이밍 딜레이를 줄여줌
디지털 시스템 설계 백엔드 엔지니어를 꿈꾸는