SYNOPSYS DAY5

진일·2024년 1월 19일
1

SYNOPSYS (PT&ICC)

목록 보기
7/22

//6-8
FF은 clk을 기준으로 data를 전달하고 전달 받음

  • clock network = clock tree
  • 레이턴시 = 클럭 network에서 걸리는 딜레이
  • CTS = clock만 routing 함

set_clock_latency 1 [get_clocks Clk] : P&R 하기 전 예측하기 위한 command
ㄴsource가 있으면 바깥, 없으면 안쪽
ㄴ추정했을 때 skew 발생x >> 나중에 보상은 uncertainty으로 진행

set_propagated_clock [all_clocks] : P&R 후 RC 계산, skew발생 (지터, 마진만 넣어줌)

//6-9

Pre CTS) Clock Uncertainty = Clock skew + Clock jitter + Margin
ㄴskew가 발생을 안하니까 집어 넣어줘야 함

Post CTS) C.U = Clock jitter + margin
ㄴP&R 이후 skew 발생하기에 jitter + margin만 들어감

//6-10
답 : skew 0.1 , POST CTS, uncertainty=jitter+margin, drt -0.4 땡김

//6-11
if skew가 커지면 slack vio
해결 방법 : 선을 짧게 하면 clock network delay 감소 > hold vio 해결 완료

//6-12
답 : skew 발생x , Pre CTS, uncertainty=s+j+m

바깥 source latency + 안 clock network >> clock network delay

//6-13

  • report_timing -path full_clock : source와 network의 레이턴시를 분류함

//6-17
STA TOOL은 End, start point를 찍으면 각각의 st,end 포인트 지정

//6-19
input external delay >> set_input_delay를 사용할 때 나옴
만약 delay가 없다면 slack + 커짐 (best case)

//6-20
network_latency와 source_latency 포함 : 2.6

//6-21
레이턴시는 입력 딜레이를 증가시키는 역할

//6-22
latency가 가지고 setup, hold를 잡을 수 있다는 것을 보여줌

//6-24
출력 딜레이에는 라이브러리 셋업 타임 포함 (실제 경로에 마지막 FF는 밖에 있기에 포함되어 가정하여 진행)

+추가자료



벨런싱으로 확인하고 분석해서 offset 0.2 딜레이 줘서 Slack을 (+)으로 줌

profile
디지털 시스템 설계 백엔드 엔지니어를 꿈꾸는

0개의 댓글