RISC-V Single cycle processor 구현 프로젝트

What

single-cycle CPU를 목표로 구현 RISC-V 중 RV32I을 구현.
메뉴얼

• SNU RISV-V Manual
  (메뉴얼 출처 : http://csl.snu.ac.kr/courses/4190.307/2020-1/riscv-spec-v2.2.pdf)
  
  

When

25/09/30 ~26/01/15

Step

0. 개발 환경 구축(완)

• vscode 상에서 verilog 환경을 구현해보자
• 개발환경 구축 : 1일

1. ISA 이해 (RV32I 기본 subset 정하기)

• add, sub, and, or, lw, sw, beq, jal 정도만 -> 대부분 구현으로 변경

• 공부 + 정리: 2~3일

실제 : 명령어 대부분 구현, 공부 정리에 1주일

2. 데이터패스 설계

• PC, Instruction Memory, Register File, ALU, Data Memory, Control Unit, MUX 연결

• 블록 다이어그램 완성: 2~3일

실제: 한달정도 소요(군복무중)

3. Verilog 모듈 작성

• ALU, 레지스터 파일, 메모리 모듈, 제어 유닛 구현

• 각 모듈 코딩 & 테스트: 5~7일

실제 : 블럭 다이아그램 설계하며 같이 진행 2달 정도

4. 통합 (Top Module)

• 데이터패스 + 제어 유닛 합쳐서 CPU로 동작

• PC 업데이트, 브랜치, 점프 연결

• 통합 디버깅: 4~6일

실제 : 군복무 후 2일 소요

5. 테스트 & 검증

• 간단한 어셈블리 프로그램 실행 (ex: 피보나치, 배열 합)

• 파형 시뮬레이션

• 버그 잡기: 4~6일

실제 : 1주일 내내 진행

생각.

25/09/30
솔직히, 기간을 길게 한달 정도 잡았는데.. 불가능할거 같긴하다. 군복무 중이여서.. 그래도 뭐 최선을 다해 해보자

25/11/10
기간이 한참 지났는데, 몸이 많이 안좋아서 대학병원에 입원했었다. 몸이 좀 회복된 지금 다시 시작하려한다.

26/1/16
구현을 마무리했다.