RISC-V
1.RISC-V 구현 프로젝트
single-cycle CPU를 목표로 구현 RISC-V 중 RV321을 구현. 가장 만만하니까~25/09/30 ~vscode 상에서 verilog 환경을 구현해보자개발환경 구축 : 1일add, sub, and, or, lw, sw, beq, jal 정도만공부 + 정리
2.0. Vs code에서 Verilog 개발 환경
군복무 중에 컨택한 교수님을 컨택했다. 그랬더니 single cycle processor RTL 설계를 과제로 주셨다. 그래서 한번 해보려한다. Risc-v 중 rv321을 후보로 두고 시작하려 하는데, 오랜만에 verilog를 만지니 어색했다. Vivado에서 여러
3.1. 이론 - RV32I ISA 정리
0. Review ISA Definition > Interface between what the software commands and the what the hardware carries out. ISA specifies The memory orgniazio
4.RV32I - 비교기
Input : rs1, rs2 (32비트)output : branch_flag (1비트)논리식 : rs1==rs2구현 과정result=rs1-rs2 계산result의 포함된 비트를 서로 모두 OR 연산한다.만약 result=0 이면 모든 비트를 or했을때 0이 도출될
5.2. RV32I Architecture - Block Diagram Design
개요 이 글은 RV32I single-cycle processor의 기본 모듈과 Block Diagram 설계 과정을 다룬다. 먼저 single-cycle 구조에서 필요한 최소한 state 요소를 정리하고, 이후 설계철학을 바탕으로 각 Instruction type의