💡Today Keyword

• RISC-V Server-grade CPU

• A13/A14 Logic Process

• NPU-GPU Convergence

• Chiplet Interconnect IP

• Agentic AI Hardware

📢Alibaba, 중국 최고 성능 AI 모델 최적화 RISC-V 서버 칩 인도

• ✔️발표 기업: Alibaba (T-Head)

• ✔️발표 일자: 26.04.27 (최신 리스팅 기준)

• ✔️발표 기술 분야: RISC-V 서버 CPU 및 AI 가속

• ✔️핵심 내용
  1️⃣ 알리바바의 반도체 부문 T-Head가 중국 내 주요 AI 모델 구동에 최적화된 고성능 RISC-V 서버용 칩을 공식 인도하기 시작함.
  2️⃣ 해당 칩은 대규모 데이터 처리를 위해 확장된 벡터 연산 명령어를 탑재하였으며, 클라우드 인프라 내에서 GPU와의 데이터 병목 현상을 최소화하도록 설계됨.
  3️⃣ 오픈소스 아키텍처인 RISC-V가 단순 임베디드 단계를 넘어 데이터센터급 고성능 컴퓨팅(HPC) 영역으로 완전히 진입했음을 시사하는 사례임.

📢TSMC, A13 공정 로드맵 및 차세대 N2U 설계 최적화 발표

• ✔️발표 기업: TSMC

• ✔️발표 일자: 26.04.24 (심포지엄 결과 업데이트)

• ✔️발표 기술 분야: 차세대 공정 및 디지털 회로 아키텍처

• ✔️핵심 내용
  1️⃣ TSMC가 A13(1.3nm급) 및 N2U 공정 노드를 발표하며, 2029년 양산을 목표로 한 구체적인 물리 설계 가이드를 공개함.
  2️⃣ 특히 고성능 AI 칩을 위한 배선 최적화 기술을 적용하여, 나노미터 이하 단위에서의 신호 간섭을 제어하고 로직 밀도를 극대화하는 설계 환경을 구축함.
  3️⃣ 이는 최신 AI 가속기 팹리스들이 초미세 공정에서 발생할 수 있는 전력 및 발열 제약을 설계 단에서 사전 대응할 수 있는 지표를 제공함.

📢X-Silicon, RISC-V 기반 CPU-GPU 통합 'C-GPU' 아키텍처 공개

• ✔️발표 기업: X-Silicon

• ✔️발표 일자: 26.04.26 (기술 공개 기준)

• ✔️발표 기술 분야: 디지털 회로 설계 (CPU-GPU 통합 IP)

• ✔️핵심 내용
  1️⃣ RISC-V 벡터 CPU 코어에 Vulkan 기반 GPU 기능과 AI/ML 가속기를 하나의 프로세서 코어에 통합한 'C-GPU' 아키텍처를 발표함.
  2️⃣ 개별 칩으로 분리되어 있던 연산 유닛들을 단일 명령어 집합(ISA) 수준에서 통합하여, 불필요한 데이터 이동을 줄이고 엣지 디바이스의 전력 효율을 획기적으로 개선함.
  3️⃣ 오픈 표준인 Vulkan을 지원함으로써 그래픽과 AI 연산을 하드웨어 레벨에서 동시에 처리해야 하는 저전력 임베디드 설계자들에게 혁신적인 대안을 제시함.

📢Samsung, RISC-V 기반 커스텀 컨트롤러 탑재 PCIe 5.0 SSD 양산 준비

• ✔️발표 기업: 삼성전자

• ✔️발표 일자: 26.04.25 (업데이트 리포트)

• ✔️발표 기술 분야: 디지털 시스템 설계 (저장장치 컨트롤러)

• ✔️핵심 내용
  1️⃣ 고성능 엔터프라이즈 시장을 겨냥하여 독자 설계한 RISC-V 기반 컨트롤러를 탑재한 PCIe 5.0 QLC SSD 개발 및 양산 단계 진입을 확인됨.
  2️⃣ 기존 범용 코어 대비 스토리지 제어 알고리즘에 특화된 커스텀 명령어를 추가하여 데이터 처리 속도와 안정성을 동시에 확보함.
  3️⃣ 팹리스 부문에서의 RISC-V 내재화 성공을 통해 핵심 부품의 설계 자유도를 높이고 글로벌 공급망 리스크에 대응하는 전략적 성과로 평가받음.

📢Arteris, 차세대 차량용 SoC를 위한 N2P/A16 공정 호환 NoC IP 공급

• ✔️발표 기업: Arteris

• ✔️발표 일자: 26.03.17

• ✔️발표 기술 분야: NoC(Network-on-Chip) 인터커넥트 IP

• ✔️핵심 내용
  1️⃣ 복잡한 차량용 SoC 설계에 필수적인 Network-on-Chip(NoC) IP가 TSMC의 최신 A16 및 N2P 공정에서 하드웨어 검증을 완료함.
  2️⃣ 자율주행 데이터 처리를 위한 대규모 센서 퓨전 로직 간의 통신 지연을 최소화하고, 기능 안전(ISO 26262)을 설계 레벨에서 보장함.
  3️⃣ 멀티-다이(Multi-die) 아키텍처를 지원하여 최신 ADAS 칩 설계 시 각 기능 블록 간의 효율적인 데이터 경로 최적화 솔루션을 제공함.