NOT LAYOUT
O를 입력
oxide와 ploy gate사이의 최소 Design rule은 0.1um이다.
PMOS의 Nsub boby contact를 위한 N tab.
oxide와 ploy gate의 최소간격이 0.1um이다.
Nboby contact와 PMOS를 덮을 정도의 size로 Nwell을 형성
NMOS의 경우, 검은 화면이 Psub이므로 Well을 형성해줄 필요가 없음.(하지만 Well을 형성하는 Twin well구조도 존재)
NMOS와 PMOS의 Poly를 연결
NMOS와 Gnd를 연결
PMOS와 VCC를 연결
VOUT을 배선
Metal과 Poly를 배선
Vin 배선
Vout 배선
metal1 label
R입력 -> L입력
VDD 경우, 다음과 같이 라벨을 붙일 대상을 선택해야함
- DRC
에러가 발생
metal1의 size가 0.12u이하이므로 발생한 Error
0.12um로 설정
다시 DRC검증
에러가 없음을 확인 - LVS
Layout과 schematic의 일치여부를 확인
Layout과 schematic의 일치하는 경우 위와 같은 창이 나옴
만약 라벨이 없는 등의 LVS상의 문제가 있는 경우
DRC상에는 문제가 없음
Layout과 schematic의 일치하지 않음을 볼 수 있다.
에러로그 클릭 -> 문제가 1개 발생한 곳을 누른후, Open Tool선택
문제가 발생한 부분이 나옴
Zoom을 선택하면 문제가 있는 부분이 하이라이트 됨
Layout과 schematic이 다른 부분을 보여줌
- 최적화
최소 size는 5.78um이다.
2INPUT NAND LAYOUT
finger는 source drain을 공유하는 MOS의 수를 의미
columns의 수는 N,PMOS의 size와 맞춰서 결정
P를 누르면 선처럼 배치가 가능
S를 눌러 조절가능
P를 통해 그리면 최소사이즈로 그려줌
- DRC 검증
- LVS
- 최적화
최소 size는 5.6um이다.
2INPUT NORI LAYOUT
- DRC
- LVS
-최적화
최소 size는 7.06um이다.
=> NAND의 size는 5.6um인 반면 NOR의 size는 7.06um로 NAND가 NOR에 비해 size가 큰것을 볼 수 있다. 따라서 집적도 측면에서 NAND가 더 유리함을 볼 수 있다.
3INPUT NAND LAYOUT
최소 size는 5.62um이다.
3INPUT NOR LAYOUT
DRC
LVS
최적화
최소 size는 8.31um이다.
