Full Custom 설계

2INPUT NANDVDD, VSS, VINA, VINB를 위한 전원 VDD설정 VSS설정VINA설정VINB설정시뮬레이션 설정\-> DC -> Save DC Operating Point -> Design Variable -> Variable Name -> Start &

NOT LAYOUTO를 입력oxide와 ploy gate사이의 최소 Design rule은 0.1um이다.PMOS의 Nsub boby contact를 위한 N tab. oxide와 ploy gate의 최소간격이 0.1um이다. Nboby contact와 PMOS를 덮을

Metal2Q를 눌러 속성에 들어간 후, Metal2 선택 Metal2의 최소 size는 0.14um M2_M1v를 선택히여 Via를 형성M2와 M1을 배선 다음과 같이 TR의 active area 위로 배선을 하게되면 TR에 기생Cap이 발생하여 성능이 저하됨 \-

2\*1MUX(Multiplexer)일반 로직회로를 이용한 MUX에 비해 CMOS 스위치를 이용하면 사용되는 Tr의 수가 적음21MUX schematic21MUX symbol시뮬레이션 파일 만들기 VPULSE 생성Voltage 1, Voltage 2: Low, High

4*1 MUX DRC 21MUX 3개를 이용하여 41MUX를 구현할 것이다. schematic ![](https://velog.velcdn.com/image

4X1 MUX를 Switch 형식으로 구현해 보자SchemeticSymbolTestLayoutDRCLVS8X1 MUX LogicSchemeticSymbolTestLayout8X1 MUX SwitchSchemeticSymbolTestVINAVINBVINCVINDVINEV

16X1 MUX LogicSchemeticSymbolTestVINAVINBVINC VINDVINEVINFVINGVINHVINA ~ H까지 위와같은 신호를 주고 I ~ P까지는 0의 신호를 주었다.이번에는 반대로 VINA ~ H까지 위와같은 0을 주고 I ~ P까지는

PAD 생성M2_M1V를 가져옴FRAME 생성c입력 후, 휠을 클릭하여 Rotate끝선끼리 맞춰줌METAL3으로 Line 형성선을 붙여줌 METAL4로 METAL3 내부에 Line 형성1.4로 두께지정라인 사이를 0.12로 설정1,4분면에 16x1 MUX_LOGIC을

Analog AMPSchematicSimulationDifferencial AMPTest