Verilog -> 설계를 위한 언어 -> 추상화를 위함
- 구조적 모델링
-> 각각의 인스턴트끼리 net을 통해 연결
- 연속할당 모델링
-> verilog 연산자(&,^,|, > 등)
-> 조합회로 설계에 사용
-> net type만 사용가능(wire)
-> 주로 assign문을 통해 구현
- 동작적 모델링
-> alwys @ (posedge(혹은 negedge) clk)문을 사용하여 순차회로 형성-> 순차회로를 사용할 경우, <= (non-blocking)연산자를 사용해주어야 한다.
-> 조합회로의 경우, sensitivity list(always @뒤에 오는() 내에 들어오는 신호)에 always에 영향을 주는 입력신호를 입력한다.
-> 순차회로의 경우, clk에 동작의 timing이 결정되며, 이를 위해 flip-flop을 사용
-> latch의 경우, clk를 사용하지 않음
FLIP_FLOP
CLK의 posedge, negedge에서 동작
여러 개의 FLIP-FLOP을 이용하여 레지스터를 형성
작렬 연결 시,1 CLK당 1개의 FLIP-FLOP을 통과
FLIP-FLOP의 연결의 종류
SIPO(Serial Input Parallel Output)
-> 입력이 1 bit, 출력은 n bit
-> 입력지연이 가능함
SISO(Serial Input Serial Output)
-> 시간을 Clk 단위로 지연하는 것이 가능
PIPO(Parallel Input Parallel Output)
-> 입력이 n bit, 출력은 n bit
PISO(Parallel Input Serial Output)
-> 입력이 n bit, 출력은 1 bit
