Verlilog HDL
1.Verlilog HDL 이론 1일차
HDL(Hardware Description Language)반도체 및 전자설계 사업에서 전자 시스템을 모델링하기 위한 언어VHDL과 verilog HDL이 IEEE의 표준 HDL로 지정됨디지털 시스템의 모델링, 일부 아닐로그 회로에서 사용 기능:시물레이션 (sumul
2.Verlilog HDL 이론 2일차
산술 연산자피연산자의 비트에 x 나 z 가 포함된 경우, 전체 결과 값은 x나누기와 나머지 연산자에서 두 번째 피연산자가 0인 경우, 결과값은 x나머지 연산자의 결과 값은 첫번째 피연산자의 부호를 따름거듭제곱 연산자에서 다음의 경우에는 결과 값이 정의되지 않음\-> 첫
3.Verlilog HDL 실습
시뮬레이션 실행입력 simulation 파형출력 파형(Waveform) 검증테스트 벤치(Test Bench)테스트 벤치(Test Bench: TB)HDL로 설계한 회로(DUT)의 동작을 확인하기 위한 과정인 시뮬레이션을 위한 동일 HDL frameworkDUT (Des
4.Verlilog HDL 이론 9일차
디지털 시스템 설계디지털 시스템의 구성data path 모듈: 데이터 처리, 레지스터, 연산기, MUX, …control unit 모듈: 제어신호 발생, 연산의 순서지정RTL(Register Transfer Level) operationreg 데이터 이동/처리reg s
5.Verlilog HDL 이론 10일차
순차진행과 제어기 CAQ : carry, product(AQ), 승수(Q) shift right 레지스터 P 카운터 shift 연산마다 down counter, 초기값 (n-1) 제어기 입력 : G, Z, Qo 출력 : 상태 및 모드 제어신호 승산기 ASM 초
6.Verilog 정리
Verilog -> 설계를 위한 언어 -> 추상화를 위함 >- 구조적 모델링 -> 각각의 인스턴트끼리 net을 통해 연결 >- 연속할당 모델링 -> verilog 연산자(&,^,|, > 등) -> 조합회로 설계에 사용 -> net type만 사용가능(wire) ->