Tristate Buffer

SungchulCHA·2024년 6월 28일

Verilog

목록 보기
6/8
output D_Out;
reg D_Out;

always @ (B_In, Use_B)
begin
  if (Use_B)
    begin
      D_Out = B_In;
    end
  else
    begin
      D_Out = 1'bz;
    end
end

always @ (A_In, Use_A_N)
begin
  D_Out = 1'bz;
  if (!Use_A_N)
    begin
      D_Out = A_In;
    end
end

Mismatch 발생. 하면 안됨.
inout pin의 경우 reg 사용 못함

assign D_Out = (Use_B) ? B_In : 1'bz;
assign D_Out = (!Use_A_N) ? A_In : 1'bz;

이렇게 사용

profile
Myongji UNIV. B.S. in Electronic Engineering

0개의 댓글