Verilog

Synopsys verilog directive, DC commands, Design Compiler 용어 정리

Mux로 생성될 수도 있고, And, Not, Or gate들을 이용한 logic gate들이 나올 수도 있음.Don't Care Comparision Caveatsimulation 입장에서 1'bx는 항상 false다.don't care를 써야 한다면 이렇게 나눠서

Latches 발생 조건Assignment to the variable occurs in at least one, but not all of the branches of a Verilog control statementAssignment to the variable d

Adder resource block을 sharing 함

Input_A \* 2\*\*N = Input_A << N밑이 2가 아니면 제곱승은 지원 안됨signed signal은 signed signal로 연산하는 원칙에 맞추면 합성이 효율적으로, 빨리 된다.DW02_mult 를 사용해라ops 에 여러 라벨을 적고

Mismatch 발생. 하면 안됨.inout pin의 경우 reg 사용 못함이렇게 사용

Set과 Reset 이 동시에 1이되는 경우 문제, Mismatch가 발생해당 구문으로 Simulation에서 Violation Check 할 수 있도록 추가하기Latch 생성을 원했지만, 합성하면 D_Out = Enable & Data_In 의 AND Gate가 나옴

Unnecessary always Statements >