[Verilog] AXI Lite Interface v1.0

AXI Lite Interface v1.0 Source Code

Master와 Slave의 Clock Speed가 달라도 Handshaking에 의해 transaction이 일어나기 때문에 CDC가 가능하다. 그리고 Read Channel과 Write Channel이 분리되어있기 때문에 Read와 Write가 동시에 일어날 수 있다. 하지만 이는 메모리 사양에 따라 다를 수 있다. 만약 메모리 접근이 한번에 한가지만 가능하다면 동시에 일어날 수 없을 수 있다. 또한 만약 동시에 같은 index에 Read와 Write가 일어난다면 이에 대한 처리 또한 필요할 것이다. 이는 나중에 수정할 기회가 있다면 해볼 수 있도록 하겠다.