[Verilog] AXI Write Channel 설계

AXI Lite Write Enable Verilog Code

Read Channel에 이어 Write Channel도 구현하였다. 서로의 Clock이 다를 때에도 정상적으로 동작하는 것을 확인하였다.

하지만 만약 메모리의 특정 index에 동시에 읽거나 쓰려고하면 안될 것이다. 이 경우 오류를 출력하거나 ordering을 통해 해결해야할 것이다. 순서는 아마 읽기를 먼저하고 나중에 써야되지 않을까싶다. 이는 나중에 기능을 추가하도록 해야겠다.