우선, PLL을 실제로 설계하기 전, 스펙을 결정하였다. 기본적인 회로 설계 경험과 더불어 Clocking 회로와 CDR 등의 Interface에 대해 학습하는 것을 목표로 선정하였다.
전에 해본 회로 설계 경험으로는 간단한 2-Stage OP Amp, Folded Cascode Amp, Current Mirror Ota, Ring Oscillator이 있었다.
이 중 Current Mirror OTA와 Ring Oscillator를 사용하여 Supply-Regulated VCO를 설계하여 Layout 후 Tape-out까지 해보았는데, 이 회로들은 비교적 더 간단한 회로이기 때문에 이번 PLL 설계가 걱정이 되었다.
공정은 130nm PDK를 사용하여 Layout 전 Schematic Level까지 설계해보고, 개선할 부분을 개선하고 이론적인 부분과 연계하여 PLL의 기초를 공부하기로 하였다.
간단한 Design Spec은 다음과 같다.
Process: 130nm CMOS
VDD: 1.8V
Ref Clk: 25MHz
Output Clk: 1.25GHz
