Why capacitance decides everything
Two formulas you already know both contain C, and nothing else in them is really under your control:
tpd ≈ 0.69 · Ron · CL Pdyn = α · CL · V2 · f
So CL is the single quantity linking speed and power. This lecture is just answering: where does that C come from?
Overlap 커패시턴스와 Miller 효과
Overlap 커패시턴스는 피할 수 없는 놈입니다. 공정에서 소스·드레인이 게이트 아래로 조금 번져 들어가면서 물리적으로 겹치거든요. 그 겹친 부분이 커패시터가 됩니다. 차단 영역에서도 존재해요.
문제는 이게 입력과 출력 사이에 걸려 있다는 겁니다.
직관적으로 왜 2배인가. 내가 가만히 있고 상대가 1 m/s로 다가오면 간격은 1 m/s로 줄어듭니다. 그런데 둘 다 마주 보고 1 m/s로 걸으면 2 m/s로 줄어들죠. 커패시터는 절대 전압이 아니라 두 판 사이의 상대 전압만 느낍니다.
Fan-in, Fan-out, FO4
Fan-in이 왜 그렇게 나쁜가. 8입력 NAND면 NMOS가 8개 직렬입니다. 저항을 맞추려면 각각을 8배로 키워야 하고, 그런 게 8개니까 면적이 64배가 돼요. 앞에서 본 n2규칙입니다. 그래서 실제로는 2~3입력 게이트를 트리로 쌓습니다.
FO4 (fan-out of 4): 인버터 하나가 똑같은 인버터 4개를 구동할 때의 지연입니다. 지연의 표준 단위로 쓰여요.
왜 쓰냐면 공정에 거의 무관하기 때문입니다. "이 가산기는 45 ps 걸린다"는 공정이 바뀌면 무의미해지지만, "12 FO4 걸린다"는 어느 공정에서나 통합니다.
Delay
제 그림에서는 A가 위(출력 쪽), B가 아래(GND 쪽)입니다. 교수님 슬라이드가 반대로 그려져 있으면 아래 표에서 01과 10의 역할이 서로 바뀝니다. 어느 쪽이 출력에 가까운지 먼저 확인하세요.
왜 이런 차이가 생기나 — 한 줄 정리
직렬 스택의 내부 노드가 출력에 연결되어 있느냐 없느냐가 부하를 바꿉니다. 그리고 그건 입력 패턴이 결정합니다.
depends on both current input, past input
왜 과거가 남는가 — X는 떠 있는 노드
내부 노드 X에 연결된 것은 NMOS 두 개뿐입니다. 위로는 A, 아래로는 B.
입력이 00이면 둘 다 꺼집니다. 그러면 X는 위로도 아래로도 연결이 없어요. 완전히 떠 있는(floating) 상태가 됩니다.
떠 있는 커패시터는 전하를 그대로 붙들고 있습니다. 아무도 빼가지 않으니까요. 그래서 직전에 어떤 값이었는지를 기억합니다.
세 번째가 다릅니다. A가 켜져 있으면 X가 출력을 따라 올라갑니다. 그런데 NMOS는 weak 1만 전달하니 VDD까지는 못 가고 Vdd - Vt에서 멈춰요. 그 상태에서 A가 꺼지면 그 값이 그대로 갇힙니다.
그래서 같은 전이인데 지연이 다릅니다
11 -> 10 은 NMOS A 가 켜져 있고 그아래에 내부 커패시턴스가 연결되있으니 결국 ouput capcitance 와 내부 capacitance 모두 충전해야되니 더 Delay가 늦다
Logical Effort (LE)
Logical Effort(LE)는 같은 출력 구동 능력을 갖도록 sizing한 뒤, 해당 gate의 input capacitance를 기준 inverter의 input capacitance와 비교한 값
input capacitnce 1개로 비교하는거임!!!
