Complex Gate

$\boxed{Y=\overline{(A+B)C}}$

1. Handle NMOS first

                   Y
                   |
             +-----+-----+
             |           |
           NMOS A      NMOS B
             |           |
             +-----+-----+
                   |
                 NMOS C
                   |
                  GND

2. then PMOS

                  VDD
             +-----+-----+
             |           |
           PMOS C      PMOS A
             |           |
             |         PMOS B
             |           |
             +-----+-----+
                   |
                   Y

3. put it together

                  VDD
             +-----+-----+
             |           |
           PMOS C      PMOS A
             |           |
             |         PMOS B
             |           |
             +-----+-----+
                   |
                   Y
                   |
             +-----+-----+
             |           |
           NMOS A      NMOS B
             |           |
             +-----+-----+
                   |
                 NMOS C
                   |
                  GND

Transistors are resistors

The whole lecture starts from one simplification: represent an "on" transistor as a resistor R. Then a network of transistors becomes a network of resistors, and you already know how those combine.

Series makes the device behave as if L doubled. Parallel makes it behave as if W doubled. Since Ron ∝ L/W, that is the same statement twice.
This is why the sizing rule is "n in series → multiply each W by n". You are cancelling the effective length increase.

0단계 — W가 뭔지부터

2W, 4W 할 때 그 W는 트랜지스터의 폭(width)입니다. Lecture 2에서 나온 그 W예요.

1단계 — 왜 사이징이 필요한가

"빠르다"는 말은 혼자서는 의미가 없습니다. 비교 대상이 필요해요.
그 기준이 기준 인버터(reference inverter) 입니다. 사이징의 목표는 딱 하나예요.
어떤 게이트를 만들든, 기준 인버터와 똑같은 세기로 구동되게 만든다.
그래야 회로 전체의 지연을 예측할 수 있습니다.

2단계 — 직렬은 왜 키워야 하나

켜진 트랜지스터를 저항으로 바꿔놓고 보면 답이 나옵니다.
기준 인버터의 NMOS가 10 kΩ이라고 해봅시다 (W=1일 때).

3단계 — "2:1"이 무슨 뜻인가

기준 인버터를 정할 때 쓰는 비율입니다. 순서는 항상 PMOS : NMOS예요.
2:1 = PMOS는 2단위, NMOS는 1단위.

왜 PMOS만 2배인가? Lecture 2에서 나온 $μp≈μn/2$ 때문입니다. PMOS는 같은 폭이면 절반밖에 못 흘려요. 그래서 폭을 2배로 줘야 겨우 NMOS와 같은 세기가 됩니다.

4단계 — NAND와 NOR에 적용

이제 위 두 규칙만 기계적으로 쓰면 됩니다.

NAND2
PDN = NMOS 직렬 → 각각 1 × 2 = 2
PUN = PMOS 병렬 → 각각 그대로 2

NOR2
PDN = NMOS 병렬 → 각각 그대로 1
PUN = PMOS 직렬 → 각각 2 × 2 = 4