1. NOT 게이트 = 스위치 두 개

앞서 배운 걸 떠올려 보세요. 디지털에서 트랜지스터는 두 상태만 씁니다. 완전히 켜짐 이거나 완전히 꺼짐(차단,$I≈0$). 그 중간은 지나가기만 하죠. 그래서 그냥 스위치로 취급해도 됩니다.

핵심은 상보적(complementary) 이라는 점입니다. 두 스위치가 절대 동시에 닫히지 않아요.

입력 0 → PMOS만 ON → 출력이 VDD에 붙음 → 1
입력 1 → NMOS만 ON → 출력이 GND에 붙음 → 0

앞서 배운 "NMOS는 strong 0, PMOS는 strong 1"이 여기서 쓰입니다. 0을 잘 전달하는 NMOS를 아래에, 1을 잘 전달하는 PMOS를 위에 둔 거죠. 그래서 출력이 정확히 0V 또는 정확히 VDD까지 갑니다. 이게 "rail-to-rail"입니다.

2. CMOS가 세상을 먹은 이유

교수님이 강조하신 부분이 바로 이겁니다.

두 상태 어느 쪽이든 VDD에서 GND로 가는 길이 반드시 끊겨 있습니다. 위가 닫히면 아래가 열리고, 아래가 닫히면 위가 열리니까요.

$I=0⇒P=V⋅I=0$

가만히 있을 때는 전력을 한 방울도 안 씁니다.

이게 왜 대단하냐면, CMOS 이전의 NMOS-only 로직은 pull-up을 저항으로 만들었습니다. 출력이 0일 때 저항을 통해 VDD→GND로 전류가 계속 흘렀어요. 출력이 0인 동안 내내 $P=V_{dd}/ R$ 을 태우는 겁니다. 게이트 수백만 개면 칩이 녹습니다.

한 줄로: CMOS는 "일할 때만 돈을 쓰는" 회로입니다.

3. I > 0, P = VI — 그럼 언제 전류가 흐르나

교수님이 두 경우를 나눠 쓰신 이유가 이겁니다.

① 부하 커패시턴스 충·방전 (동적 전력, 제일 큼)

출력 노드에는 다음 게이트의 게이트 커패시턴스 등이 $C_L$ 로 매달려 있습니다. 출력이 0→1로 갈 때 PMOS를 통해 $C_L$ 을 채우고, 1→0으로 갈 때 NMOS를 통해 비웁니다. 이때만 전류가 흐릅니다.

한 번 왕복(0→1→0)할 때마다 소모되는 에너지가 정확히

α는 activity factor(얼마나 자주 토글하는지), 𝑓:f는 클럭 주파수입니다.

② 관통 전류 (short-circuit current)

입력이 0에서 1로 넘어가는 도중, 아주 잠깐 두 트랜지스터가 동시에 켜지는 구간이 있습니다.
$V_{tn}<V_{in}<V_{DD}-|V_{tp}|$일 때죠. 이 순간엔 VDD에서 GND로 직통 전류가 흐릅니다. 보통 전체 전력의 10% 내외입니다.

③ 누설 전류 (leakage)

이상적인 스위치는 열려 있으면 완전히 차단이지만, 실제 트랜지스터는 꺼져 있어도 샙니다. 앞서 배운 DIBL이 여기서 다시 나옵니다. OFF일 때 $V_{ds} = V_{DD}$ 가 걸려 DIBL이 최대가 되고, 그래서 누설이 폭증하죠.

4. VTC — 이상적으로는 네모, 실제로는 둥근 S자

Voltage Transfer Characteristic (VTC) is the static relationship between input voltage and output voltage

여기가 노이즈 얘기의 출발점입니다. VTC(Voltage Transfer Characteristic) 는 입력 전압을 0부터 VDD까지 천천히 올리면서 출력이 어떻게 변하는지 그린 그래프입니다

왜 실제로는 둥근가

이상적인 스위치라면 $V_{DD}/2$에서 딱 끊기며 수직으로 떨어져야 합니다. 그런데 트랜지스터는 문턱을 넘는 순간 갑자기 켜지는 게 아니라 서서히 세지기 때문에 둥글어집니다. 입력을 0부터 올려보면 다섯 구간을 지납니다.

가운데 구간에서 둘 다 포화 영역에 있습니다. 포화 영역은 전류원처럼 동작해서 출력 저항이 매우 크죠. 그래서 입력이 조금만 변해도 출력이 확 바뀝니다. 여기가 기울기가 가장 가파른 곳입니다.

Noise margin

5. 좋은 VLSI 설계란 — 다섯 가지 지표

① Voltage ($V_{DD}$)

나머지 넷을 전부 건드리는 마스터 손잡이라서 맨 앞에 있습니다.

② Power

③ Speed / Latency

④ Area

트랜지스터가 많거나 W가 클수록 실리콘 면적을 먹습니다. 면적은 곧 원가이고(웨이퍼 한 장에서 나오는 칩 개수), 면적이 커지면 결함에 걸릴 확률이 올라가 수율도 떨어집니다. 그리고 W를 키우면 커패시턴스가 커져서 다시 전력이 늘죠.

⑤ Noise Margin

다섯 개를 동시에 최고로 만들 수는 없습니다. VLSI 설계란 결국 "이 칩은 무엇을 포기할 것인가"를 정하는 일이고, 교수님이 이 목록을 칠판에 적으신 건 앞으로 배울 모든 내용이 이 다섯 개의 줄다리기라는 예고입니다.