MOSFET의 구조

MOSFET은 이름 그대로 Metal–Oxide–Semiconductor Field Effect Transistor입니다. 게이트가 산화막을 사이에 두고 반도체 위에 얹혀 있는 구조죠.

꼭 챙겨야 할 두 가지
단자는 4개입니다. G, S, D 말고 바디(B)가 있어요. 수업에서 보통 생략하는 건 NMOS는 바디를 GND에, PMOS는 VDD에 묶어두기 때문입니다. 바디 전압이 소스와 달라지면 Vt가 변합니다 (body effect).

게이트는 채널과 완전히 절연되어 있습니다. 산화막이 사이에 있으니까요. 그래서 DC에서 게이트 전류는 0입니다. BJT 대비 MOSFET의 결정적 장점이고, 게이트는 사실상 커패시터로 동작합니다

단위면적당 게이트 커패시턴스
$C_{ox} = ε_{ox} / t_{ox}$

소스와 드레인의 구분

구조적으로 두 n+ 영역은 완전히 대칭입니다. 어느 쪽이 소스인지는 공정이 아니라 전압이 결정합니다. 기준은 "캐리어가 나오는 쪽(source)"이에요.

Vgs — 채널 만들기

게이트에 전압을 걸면 p형 기판 표면이 세 단계로 변합니다. 이 세 단계가 Vt의 정체입니다.

Vgs < 0 이면 I = 0"은 맞지만, 조건의 본질은 Vgs < Vt 입니다. Vgs가 양수여도 Vt보다 작으면 ② 상태라 여전히 채널이 없습니다.

최신 공정에서 Vt0은 대략 0.3–0.5 V, 교과서 예제는 0.5–0.7 V를 씁니다.

Vds — 캐리어 흘리기

채널이 만들어진 상태에서 Vds > 0을 걸면 전자가 소스에서 드레인으로 흐릅니다. 이때 Vds의 크기에 따라 채널 모양이 달라지고, 그게 세 가지 동작 영역이 됩니다.

왜 드레인 쪽 채널이 얇아지나
핵심 아이디어 하나만 잡으면 다 풀립니다.

채널을 유지하는 힘은 그 지점에서의 "게이트 − 채널" 전압차입니다.

소스 끝에서는 채널 전위가 0이라 게이트–채널 전압이 Vgs로 가장 큽니다. 드레인 끝에서는 채널 전위가 Vds까지 올라가서 전압차가 Vgs − Vds로 줄어듭니다. 그래서 드레인 쪽으로 갈수록 채널 전하가 줄고 채널이 얇아집니다.

위치 y에서의 채널 전하 밀도
Q(y) = −Cox · ( Vgs − V(y) − Vt )

포화 영역과 핀치오프
드레인 쪽 전압차 Vgd = Vgs − Vds가 줄어들다가 Vt에 도달하는 순간, 그 지점의 채널 전하가 정확히 0이 됩니다. 이게 핀치오프입니다.

포화가 시작되는 전압 (overdrive voltage)
Vds,sat = Vgs − Vt = Vov

포화 전류
Ids = (μn Cox / 2)(W/L)(Vgs − Vt)2

이 식에 Vds가 없습니다. 그래서 포화 영역에서는 옴의 법칙을 따르지 않습니다.

I–V 특성 곡선

세 영역을 한 장에 그리면 이렇게 됩니다.

점선 왼쪽이 선형 영역, 오른쪽이 포화 영역입니다. Vgs가 커질수록 포화 전류가 제곱으로 커지는 게 보입니다. 이 "제곱"이 Part 2에서 깨집니다.

핀치오프에서 전류가 0이 아닌 이유

채널이 끊겼는데 왜 전류가 흐르지?" 학생들이 가장 많이 막히는 지점입니다. 세 단계로 나눠 보면 풀립니다.

① 채널이 완전히 끊긴 게 아닙니다. 반전층 전하가 사라진 것이지 그 자리가 절연체가 된 게 아니에요. 좁은 공핍 영역이 됐을 뿐입니다.

② 그 좁은 구간에 엄청난 전계가 걸립니다. 소스부터 핀치오프 지점까지는 항상 Vds,sat가 걸리고, 초과분은 전부 이 좁은 구간에 몰립니다. 폭이 좁으니 전계가 어마어마하죠. 전자가 여기 도착하면 즉시 드레인으로 쓸려 들어갑니다.

③ 전류를 제한하는 건 채널 쪽입니다. 채널에 걸리는 전압은 Vds를 아무리 올려도 Vds,sat로 고정되어 있습니다.

비유
수도관 끝에서 물이 폭포로 떨어지는 상황입니다. 폭포 높이(Vds)를 아무리 높여도 관을 통과하는 유량은 관이 정하지, 낙차가 정하지 않습니다.

Vds를 더 올리면 핀치오프 지점이 소스 쪽으로 밀려나 유효 채널 길이가 줄고, 전류가 조금씩 늘어납니다. 이게 channel length modulation입니다.

세 영역 정리

PMOS와 CMOS 배치

PMOS는 모든 극성이 반대입니다. n-well 안에 p+ 소스·드레인을 만들고 캐리어는 정공이에요.

무엇이 깨졌나

지금까지 배운 공식들은 트랜지스터가 컸을 때 만들어진 겁니다. 거기엔 조용한 전제가 하나 숨어 있었어요.

게이트가 채널을 혼자 지배한다. 드레인은 너무 멀어서 소스 근처에는 아무 영향도 못 준다.

소자가 작아지면서 이 전제가 무너지고, 두 가지가 깨졌습니다.

공핍층이 채널을 잠식한다

소스와 드레인은 기판과 역바이어스 PN 접합을 이루기 때문에, 각각 자기 주변에 공핍층을 만들고 있습니다. 채널이 길 때는 이게 별 문제가 아니었지만, 채널이 짧아지면 상황이 완전히 달라집니다.

구덩이 나눠 파기 (charge sharing)

첫 번째 현상은 Vds가 0이어도 일어납니다.

게이트의 원래 임무는 채널 아래 공핍층을 "파는" 것입니다. 이 구덩이를 다 파야 트랜지스터가 켜지죠. 그런데 소스와 드레인이 양쪽에서 이미 일부를 파놓고 있습니다.

게이트가 할 일이 줄었으니 더 작은 전압으로도 켜집니다. 즉 채널이 짧을수록 Vt가 낮아집니다. 이걸 Vt roll-off라고 부릅니다.

DIBL — 언덕 비유

두 번째 현상은 Vds를 올릴 때 추가로 일어납니다. 지형으로 상상하면 훨씬 쉽습니다.

전류가 흐른다는 건 사람들이 언덕을 넘어간다는 뜻입니다. 그리고 Vds를 올린다는 건 언덕 반대편 땅을 더 깊게 파는 것입니다.

초록 곡선(장채널)을 보세요. 드레인 쪽만 푹 내려갔는데 소스 쪽 꼭대기는 점선과 똑같은 높이에 있습니다. 언덕이 넓어서, 반대편을 아무리 깊게 파도 꼭대기까지는 손이 닿지 않는 겁니다.

주황 곡선(단채널)은 같은 Vds인데 언덕 자체가 내려앉았습니다. 언덕이 좁으니 반대편을 파면 꼭대기까지 함께 무너져 내리는 거죠.

게이트가 아니라 드레인이 장벽을 낮춰버린 것 — 그래서 Drain-Induced Barrier Lowering 입니다.

Vt = Vt0 − η · Vds　　　（η ≈ 20 ~ 150 mV/V）

Vt는 더 이상 소자의 고유 상수가 아니라, 드레인 전압에 따라 움직이는 값이 됩니다.

DIBL이 위험한 이유

하필 꺼야 할 때 문턱이 제일 낮습니다.

트랜지스터가 OFF일 때 드레인에는 VDD가 통째로 걸립니다. 즉 Vds가 최대 → DIBL도 최대 → Vt가 최소. 문을 꽉 닫아야 하는 순간에 문틀이 제일 많이 휘어져 있는 셈입니다.

Ioff ∝ 10(η·VDD / S)

S(subthreshold swing)가 80 mV/dec이고 DIBL로 100 mV가 깎이면 누설이 약 20배가 됩니다. 칩에 트랜지스터가 수십억 개니까 이게 그대로 배터리를 갉아먹습니다.

그 외의 부작용도 만만치 않습니다.

제조 편차에 취약해짐 — L이 몇 nm만 짧게 만들어져도 Vt가 확 떨어져서, 같은 웨이퍼 안에서도 트랜지스터마다 성능과 누설이 제각각이 됩니다.
출력 저항 저하 — 포화 영역인데도 Vds를 올리면 Vt가 낮아져 전류가 계속 늘어납니다. 평평해야 할 곡선이 기울고 아날로그 이득이 떨어집니다.
Punchthrough — 극단적으로 소스와 드레인 공핍층이 완전히 붙으면 게이트가 제어권을 잃습니다. 게이트를 꺼도 전류가 흐르는, 사실상 고장난 트랜지스터입니다.

속도 포화 — 빗방울 비유

이제 두 번째로 깨진 것입니다.

비유
빗방울을 1 km 상공에서 떨어뜨리든 10 km에서 떨어뜨리든 땅에 닿는 속도는 비슷합니다. 공기 저항 때문에 종단 속도 이상으로는 안 빨라지거든요. 전자도 똑같습니다.

저전계에서는 밀어주는 만큼 빨라집니다(v = μE). 그런데 전계가 세지면 전자가 실리콘 격자와 계속 부딪히며(포논 산란) 에너지를 잃어서, 속도가 더 이상 안 올라갑니다.

L은 수백 배 줄었는데 VDD는 몇 배밖에 못 줄였습니다. (VDD를 낮추려면 Vt도 낮춰야 하는데 그러면 누설이 폭증하니까요.) 결국 나눗셈에서 분모만 작아져 전계만 계속 세졌습니다.

포화의 "이유"가 바뀌었다
여기가 개념적으로 가장 중요합니다. 같은 "포화"라는 말을 쓰지만 물리적으로 완전히 다른 현상입니다.

단채널에서는 핀치오프가 일어나기도 전에 속도 포화가 먼저 도착해서 전류를 잡아버립니다.

설계가 바뀐 방식

① VDD를 올리는 게 손해가 됨

	늘어나는 정도
구동 전류 (속도)	(Vgs−Vt)1 — 거의 선형
동적 전력	VDD2 — 제곱

옛날에는 전압을 올리면 속도가 제곱으로 좋아져서 남는 장사였습니다. 지금은 전력만 제곱으로 늘고 속도는 선형으로만 좋아집니다. VDD를 계속 낮추는 방향으로 간 이유입니다.

② 미세화의 이득이 줄어듦
L을 줄여도 구동 전류가 예전만큼 안 늘어납니다. 그래서 단순 미세화 대신 FinFET, GAA 같은 구조 혁신으로 방향을 틀었습니다.

③ 누설이 설계의 중심 문제가 됨
DIBL 때문에 OFF 상태 누설이 폭증하면서, "얼마나 빠른가"만큼 "꺼져 있을 때 얼마나 안 새는가"가 중요해졌습니다. Multi-Vt 라이브러리, power gating, body biasing 같은 기법이 여기서 나왔습니다.

④ 뜻밖의 좋은 소식
속도 포화 덕분에 트랜지스터가 더 저항처럼 행동합니다. 그래서 디지털 설계에서 쓰는 단순한 등가 저항 모델(tpd ∝ ReqCL)과 logical effort가 오히려 예상보다 잘 맞습니다. 제곱 법칙이 깨진 게 디지털 설계자에게는 실질적 손해가 크지 않은 셈이죠.