FPGA
1.FPGA with Xilinx Vitis < Hello World! >
Vivado를 실행 - project name / location을 설정한다. 이때 location에 한글이 들어가지 않도록 주의! - RTL Project - 나머지 다 스킵 - Board 선택 (나는 zybo Z7-10) - FinishCreate Block Des
2024년 9월 25일
2.FPGA with Xilinx Vitis < PL >
LED Blink on PL Xilinx FPGA Port / Pin Port, 포트 : 논리적으로 설계된 모듈의 입출력 신호, 다른 모듈과 통신하기 위한 논리적인 연결점 1) 입력 포트 (Input Port): 외부에서 데이터를 받아들이는 포트 2) 출력 포트 (
2024년 9월 26일
3.AMBA / AXI4-Lite Interface
AMBA, Adavanced Microcontroller Bus Architecture AMBA : soc설계 내부 모듈간의 연결 및 관리를 위한 '표준' Interconnect Spec이다. AMBA, 주요 개념 Protocol AHB (Advanced High
2024년 10월 14일
4.이것저것
다양한 개념
2025년 1월 3일
5.Eclypse Z7 Sync, Clk, SW출력
오버플로우 / 부호화 비트 슬라이싱
2024년 11월 21일
6.Eclypse Z7_XDC
Eclypse Z7 개발 일대기
2025년 1월 3일
7.Vivado Simul - Unsigned Decimal 부호화
1. 실행 파일 선택 Ctrl + 실행 파일(붙어 있지 않은 파일 선택에 용이) , Shift + 첫 파일+ 마지막 파일(드래그 하듯이 여러개 파일 선택에 용이) : 파일 한번에 여러개 선택하기 2. Simul 시간 구간 설정하기 1번을 클릭해 실행전 상태(초기 상
2024년 9월 6일