Verilog H/W 설계

1. Clock 생성하기 Testbench에서 진행 [이론] clock의 frequency와 period cpu는 물리적으로 동일한데 clock의 fequency만으로 동작 속도를 올리 수 있다 over clock = operation frequency 디지털로직

FSM(Finite State Machine) 유한 상태 기계 특정 상태(state)에서 출발, 입력 값(input)에 따라 정해진 방식으로 다른 상태로 이동, 그 상태에서의 동작을 정의하는 모델이다. (하나의 FSM Logic은 하나의 State만을 가짐) Fini

1. Overflow Overflow 처리 : 더하기는 +1bit / 곱하기는 input bit수를 다 더해서 사용하면 어느정도 오류를 막을 수 있다(but 절대적이진 않음) 이렇게 추가 bit 사용 또는 Saturation같은 추가 Logic을 사용할 수 있다. S

HW / SW 전체적인 공부

다른 환경에서 WSL-Ubuntu를 사용시 수월하게 진행하고자 메모용으로 시작하겠다.WSL은 WSL(Linux용 Windows 하위 시스템)은 별도의 가상 머신 또는 이중 부팅 없이 Windows 컴퓨터에서 Linux 환경을 실행할 수 있는 Windows의 기능입니다.

테스트 벤치 이해 관련 영상 " 출처 : 설계독학맛비, blog "