Verilog기초

앞으로 해당 시리즈에서 Verilog기초에 관련해서 정리할 예정입니다. 혹시나 잘못된 내용이 있다면 댓글이나 메일로 연락해주시면 감사하겠습니다.저는 아래와 같은 과목을 수강하였고 그외에 블로그 및 IDEC강의를 통해서 Verilog문법 및 설계 방법을 익혔습니다. 논리

Verilog를 다루기전에 더 큰 범주인 HDL(Hardware Description Language)에 대해서 얘기를 나눠봅시다. Verilog는 HDL이라는 Hardware Description Langauage의 일종입니다.그렇다면 HDL은 무엇일까요? 해석 그대

지난 시간에 HDL(Hardware Description Language)가 무엇인지 알아봤습니다. 그렇다면 왜 HDL이 등장배경에 대해서 알아보도록 하겠습니다.전자분야의 급격한 발전을 통해서 아주 작은 단위의 '스위치'인 Transistor가 개발되었고 이를 통해서

앞으로 해당 블로그에서 Verilog환경은 크게 2가지를 사용할 것입니다. Vscode - editor용도Modelsim - Compile & Testbench Simulation용도Verilog로 우리가 할 수 있는 일은 다음과 같습니다. 1) 설계하려고 하는 HW의

Verilog는 HDL로 앞서 말한대로 하드웨어를 기술하는 언어입니다. 따라서 해당 Verilog코드가 제대로 작성하였는지의 기준점이 SW와 다르게 'run이후에 제대로 동작하는가'에 있지않고, '합성(Synthesis)이 가능한가'에 있습니다. 따라서 설계 엔지니어는

제일 처음 다뤄볼 것들은 아래의 basic gate입니다. 해당 gate들로 합성이 되도록 Verilog코드를 작성해보면서 Verilog코드의 기초형식과 몇 가지 operator, 그리고 Variable type을 다뤄볼 예정입니다. boolean식이 기억이 안난다면

지난 시간 Verilog로 회로를 처음 기술해보고 simulation까지 해보았습니다. 아직 testbench에 대한 내용을 다루지 않았지만 해당 내용을 제외하고는 해당 시리즈에서 모든 과정이 동일할 것입니다. Editor(저희는 vscode)에서 verilog라는 언

지난 시간에는 operator를 다뤄보는 시간을 가졌습니다. 이번시간에는 element들의 연결을 위한 Verilog문법인 wire에 대해서 알아보겠습니다. 또한 HA(Half Adder), FA(Full Adder) 등을 기술해보는 시간을 가지도록 하겠습니다. 해당

지난 시간은 wire에 대해서 알아보았습니다. 이번 시간은 가장 기본 연산자들을 이용해서 adder를 설계해 봅시다.사실 뭐 adder를 설계하는 것이 어렵진 않습니다. 아마 여러분도 논리회로 시간에 full adder가 무엇인지, 어떻게 설계하는지 배우셨을 것입니다.

지난 시간에는 full adder와 cocatenation을 다뤄보았습니다. 이번 시간에는 4bit full adder를 설계하면서 instination에 대해서 알아봅시다.오늘 만들 4bit full adder는 RCA(ripple carry adder)의 형태로 f

이번 글에서는이전 글들에서 계속 말씀드렸던 Testbench를 좀 다뤄보고자 합니다. 왜 이제까지 미뤄왔는지는 여러 이유가 있습니다만, Verilog문법 자체에 익숙해지는 것을 원하였고, instination이며, port끼리 연결하는 개념이 정립되어야 다룰 수 있는

이번 글에서는 modeling기법에 대해서 얘기하고자 합니다. 총 4가지이고 아래와 같습니다.gate leveldataflow levelbehavioral levelstructural level물론 기법을 3가지라고 하는 분들도 계십니다. structural level